第9章 设计实现和时序仿真剖析.ppt

设计实现和时序仿真-信号添加 设计实现和时序仿真-信号添加 4、在Object(对象)窗口，选择“locked”信号，并且点 击“Add to Wave Window”按钮。 5、从SIM Hierarchy窗口单击并拖拽下面的 X_DCM_SP（RST、CLKFX、CLK0、CLKIN）信号到 波形窗口（注意：按住Ctrl键可以选择多个信号）。信号 名或者完全层次显示或者以缩略名显示（省略了层次信 息）。下面给出改变信号名的显示步骤： 设计实现和时序仿真-信号添加 1、右击waveform窗口所需的信号，按照需要选择 长名或者缩略名。如图9.30所示，拉伸波形第一列以 便清楚地查看信号。 设计实现和时序仿真-信号添加 　注意对于新添加的信号波形没有显示出来。这是因为 ISE仿真器没有记录这些信号的数据。当仿真正在运行 时，ISE仿真器只记录那些已被添加到waveform窗口中的 信号的数据。因此，当新信号被添加到waveform窗口，需 要重新运行仿真； 　２、重启和重新运行仿真单击Restart Simulation图标； 　３、根据Sim Console命令提示，输入run 2000ns，输入 Enter键。仿真将运行2000ns，Simulation窗口将显示出 DCM波形； 设计实现和时序仿真-信号分析 　DCM信号可以经过分析，验证其是否按所希望的状态 工作。CLK0需要50Mhz,CLKFX应该为26Mhz。 LOCKED信号变高之后，可以对DCM信号进行分析。 　ISE仿真器可以通过添加指针来仔细测量两信号间的距 离。下面给出测量CLK0的步骤： 设计实现和时序仿真-信号分析 1、右击wave窗口，选择Add Measure。光标变成一个 向上箭头形式； 2、在LOCKED信号变高后，单击CLK0的上升沿。波 形上将出现两个垂直标记。如图3.31，单击并拖拽第二个 标记到CLK0信号的下一个上升沿； 设计实现和时序仿真-信号分析 设计实现和时序仿真-信号分析 需要注意的是，放大显示比例，将标志精确的放在 时钟边沿。查看两个标志的时间值，确定两个时钟沿 间的距离； 3、测量读数单位为20ns。转换成频率为50Mhz，是 test bench的输入频率，同时也是DCM CLK0的输出； 4、按照同样的步骤测量CLKFX。测量读数单位 38.5ns，相当于26Mhz。时序仿真完成便可以准备对 器件进行编程了； 习题 　 1、说明ISE的实现过程中所包含的步骤，每个步骤的 含义。 　2、说明分区的含义和应用。 　3、说明设计约束文件的内容和建立方法。 　4、说明时序仿真的条件、含义和作用。 　5、说明基于ISE仿真器的时序仿真步骤。 　6、说明基于Modelsim仿真器的时序仿真步骤。 　7、在计算机上实现该设计的实现过程，并完成时序仿 真。 设计实现和时序仿真-评估布局后时序 3、对于那些很难满足时序约束的情况，最坏的情况主 要取决于逻辑延迟，因为布线延迟只占了所有延迟的很小 一部分，而且要进一步减小这些布线延迟是不切实际的。 一般来说，可以通过减少设计中的逻辑层来减小模块延迟 及改善设计性能； 设计实现和时序仿真-使用PlanAhead分析设计 PlanAhead能用来执行布局后的设计分析。全局布局分 析和时序路径和布局规划能被执行用于分析设计结构和在 设计收敛时进行帮助。下面给出使用PlanAhead分析设计 的步骤： 1、如图9.23，从Process窗口中，在Place Route(布局 和布线)过程下，运行“Analyze Timing/Floorplan Design(PlanAhead)； 设计实现和时序仿真-使用PlanAhead分析设计 2、如图9.24，当打开PlanAhead后，在Timing Result 标签下，选择一条时序路径。在Device窗口中看到图形化 的路径，也能查看路径的详细信息，以及在Properities标 签下查看相关的延迟。 设计实现和时序仿真-使用PlanAhead分析设计 图9.24 在PlanAhead中查看时序路径 设计实现和时序仿真-时序仿真 时序仿真使用块和布线设计产生的布线延迟信息，从而 能够对最坏情况下的电路行为给出一个更精确的评估。因 此，当设计经布局布线后，需要进行时序仿真。 时序仿真（布局布线后仿真）是完整设计流程中一个非 常重要的步骤。时序仿真充分利用了布局布线后产生的详 细定时和设计布局信息。因此，时序仿真更能反映