南昌大学数字电路与逻辑设计第5章.ppt

第5章 组合电路时序分析与自动化设计 * * * * * * * * * * * * * * * * * * * * * * * * 图5-27 Assignment Editor编辑器表格式引脚锁定对话框 5.5.1 引脚锁定 图5-28 选择编程下载文件和下载模式 5.5.2 对FPGA编程配置 （1）打开编程窗和配置文件。 图5-29加入编程下载方式 5.5.2 对FPGA编程配置 （2）设置编程器。 图5-30 双击选中的编程方式名 （3）硬件测试。 （4）编程配置器件。 5.6 用HDL来表述广义译码器 5.6.1 用HDL表述真值表与设计 1. HDL表述 图5-31 3-8译码器真值表图5-9的HDL的CASE语句表述 图5-32将程序变成一个可以调用的原件模块 2. 将VHDL文本表述转化为电路元件 图5-33选择已生成好的元件DECD38 3. 完成电路设计 图5-34 将3-8译码器DECD38调入原理图编辑窗 3. 完成电路设计 图5-35 用新的3-8译码器DECD38连接好电路 3. 完成电路设计 4. 逻辑功能测试 图5-36 表4-3的CASE语句表述 5.6.2 三人表决电路的CASE语句设计 图5-38 表决电路的仿真波形 5.6.2 三人表决电路的CASE语句设计 图5-37 表决电路 图5-39 图5-31所示的VHDL的另一种表述方法 5.6.3 用HDL对真值表的其它表述方式 1. 多输出赋值端口表达方式和原理图连接方式 图5-40 用DECD38A元件连成的电路图 5.6.3 用HDL对真值表的其它表述方式 1. 多输出赋值端口表达方式和原理图连接方式 图5-41 多路选择器原理图 2. 文字表达方式的多路选择器设计 5.6 用HDL来表述广义译码器 图5-42 8位四通道选一型多路选择器“真值表”描述 2. 文字表达方式的多路选择器设计 图5-43 含条件判断情况的“真值表”表达 3. 含有条件判定情况的真值表的CASE语句表述 图5-44 两个真值表合并表述 图5-45 对应电路元件符号 4. 利用IF语句选择不同的真值表 实 验 5-1．用译码器74LS138和与非门实现指定逻辑函数 按照5.4节的流程，使用QuartusII完成例4-6的设计。包括创建工程、在原理图编辑窗中绘制图5-7电路、全程编译、对设计进行时序仿真、根据仿真波形说明此电路的功能、引脚锁定编译、编程下载于FPGA中，进行硬件测试。完成实验报告。 5-2．用两片7485设计一个8位比较器 按照图4-42的电路，用两片四位二进制数值比较器7485串联扩展为8位比较器。，使用QuartusII完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。完成实验报告。 实 验 5-3．设计8位串行进位加法器 首先根据图4-37，用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。 5-4．设计八位十进制数动态扫描显示控制电路 1. 根据电路图图4-26利用QuartusII，用7448和74138宏功能元件设计实现八位十进制数动态扫描显示控制电路，并在实验系统上控制7段数码管。位选信号S2、S1、S0可以用3个键控信号手动控制。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实验报告。 2. 给出真值表，以上所有控制电路用同一CASE语句表达出来，然后硬件实现。 实 验 5-5．设计一个16进制7段显示译码器 根据4.4.5节，用HDL的CASE语句设计一个可以控制显示共阴7段数码管的16进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、A。D是最高位，A是最低位；输出有8位：p、g、f、e、d、c、b、a，其中p和a分别是最高和最低位，p控制小数点。对于共阴控制，如果要显示“A”，输入DCBA=1010；若小数点不亮，则输出pgfedcba77H。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中对共阴数码管进行硬件测试。完成实验报告。 提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如下图所示。 实 验 5-6．设计一个5人表决电路