第四讲 建模.pptVIP

第四讲 VerilogHDL建模 4.1UDP的定义 用户定义的原语是从英语User Defined Primitives直接翻译过来的,在Verilog HDL 中我们常用它的缩写UDP来表示。用户可以利用UDP来定义有自己特色的用于仿真的基本逻辑元件模块并建立相应的原语库。这样，我们就可以与调用Verilog HDL基本逻辑元件同样的方法来调用原语库中相应的元件模块来进行仿真 UDP的定义是由一个独立的定义模块构成的该模块是由关键词primitive 和endprimitive 界定的 primitive 元件名（输出端口名，输入端口名1，输入端口名2，…） output 输出端口名; input 输入端口名1, 输入端口名2，…; reg 输出端口名; initial begin 输出端口寄存器或时序逻辑内部寄存器赋初值（0，1，或 X）； end table //输入1 输入2 输入3 … : 输出 逻辑值 逻辑值 逻辑值 … : 逻辑值 ; 逻辑值 逻辑值 逻辑值 … : 逻辑值 ; 逻辑值 逻辑值 逻辑值 … : 逻辑值 ; … …