ADSP-TS201评估板系统论述.doc

基于ADSP-TS201评估系统Table 2-1 general purpose algorithm benchmarks on ADSP-TS201 性能指标 速度 时钟周期 1024点复数FFT（基2） 15.7s 9419 64K点复数FFT（基2） 2.33ms 1397544 FIR滤波器（每个抽头） 0.83ns 0.5 [88][88]矩阵乘（复浮点数） 2.3s 1399 2、系统的整体结构 在系统中，ADSP-TS201作为主DSP芯片，是处理核心，主要完成信号处理所要求的各种算法的实现。该芯片速度快，运算精度高，很适合浮点应用的开发。系统的逻辑控制、译码等功能由一片FPGA芯片来实现，因其具有灵活和紧凑的特点。除此之外，电路系统中还包含了硬件电路和软件算法得以实现所必须的辅助电路。其中包括512K×8位FLASH存储器，在系统中用于装载用户程序，可供硬件仿真和脱机运行，并可实现“自启动”。在存储器方面，由于有专用的SDRAM接口，可以方便地使用32MB (4M x 64bit) SDRAM，用于片外存储器的扩展，使系统具有速度更快，容量更大的数据存储空间。ADSP-TS201上设置了符合IEEE1149标准的JTAG标准测试接口及相应的控制器, 从而不但能控制和观察多处理器系统中的每一个处理器的运行, 测试每一块芯片, 还可以用这个接口来装入程序，进行片上仿真。用电缆使计算机通过PCI插卡与Summit-ice仿真盒相连，用14芯JTAG 接口线连接到DSP目标板上。实验系统中还设置了按键，用于设置外部中断，LED灯，用于显示程序结果。此外还配有与PC机进行串行通信的USB接口[23]。 本系统中采用了共享总线系统与分布式并行系统混合的簇式结构。共享总线结构具有各处理器共享片内存储器和片外存储器的优点，实现无缝连接，并具有总线仲裁逻辑，可以充分利用各处理器的数据资源。分布式结构实现处理器间点对点传送，解决了共享总线的瓶颈问题。结合二者优点可以使多处理器系统适合同时处理很多不同的任务，高度并行，灵活性强[15]。 总之，系统方案从全局设计的角度出发，更好地利用了芯片的特点，采取了更有效的设计，使电路功能更加丰富全面，有利于完成数字信号处理模块的功能。 系统的整体结构如图1所示： 图1 基于ADSP-TS201提出的系统设计方案 3、系统硬件设计 系统硬件设计包括：硬件设计方案、DSP及周边器件选型、原理图设计、PCB设计等。本实验系统包含处理器及其上电复位电路、电源电路、系统时钟电路、扩展电路、程序存储及启动调试Flash电路，个，用于ICE调试的JTAG口，以及接口。 图3-1 高速链路口耦合模型 Figure3-1 high speed link port model 高速外部总线耦合模型 以高速外部总线耦合方式组成多DSP系统，可实现在多DSP系统内的资源共享。系统中的各处理器可共享RAM、SDRAM和主机等资源，还可共享其它处理器核内资源。ADSP-TS201提供了专门的多处理器系统仲裁逻辑，最多可以由8片DSP构成多处理器系统，可通过、、、、等引脚进行自动总线仲裁，而不需要附加任何其它仲裁逻辑。ADSP-TS201通过外部引脚ID2～0为每个独立的处理器分配了统一的存储空间，每个处理器通过外部口传输数据。高速外部总线耦合模型可形象表现为图2。 图 2 高速外部总线耦合模型 高速外部总线与高速链路口混合耦合模型 为兼顾数据传输速率、资源共享、结构简单以及PCB设计方便等因素，可采用混合耦合模型。在本系统中，为尽可能利用ADSP-TS201的所有资源，我们便采用混合耦合模型，将2片DSP处理器的总线口都相互连接好，各DSP之间的高速链路口也都连接，建立DSP到DSP的点对点通道与DSP间资源共享的工作块模式。由于只有两片处理器，所以只使用了和引脚，对于没有使用的需要上拉处理。而在链路口连接方面，充分考虑到为使PCB阶段布线方便，而将两处理器以相互倒置的方式码放，这时四个链路口两两相对，将两片的LINK0和LINK2互连，LINK1和LINK3互连，这时可使布线无任何交叉，从而使高速的链路信号不会因布线过长或过孔而产生衰减。采用两种方式结合使用，会有更高的多处理器内部传输速率，全部资源的高速应用可提供超过4GB/s的数据传输。本系统的双DSP连接方案如图3所示。 图3 高速外部总线与高速链路口混合耦合模型 3.1.2、 DSP存储器配置方案 ADSP－TS201的32位地址总线提供了高达4GB的寻址空间，整个寻址空间对共享总线的所有单元都适用。ADSP－TS201采用的是统一的存储器映射空间，片内和片外存储器都有单独而且唯一的地址空间。整个映射空间包含4个部分