数字逻辑3-1精编.doc

第3章 数字电路 采用电路器件实现逻辑关系 逻辑关系基础 逻辑信号与电路信号 逻辑信号（0，1） 电压信号（L，H） 对应关系： 正逻辑 0 对应低电平L 1对应高电平H 负逻辑 1 对应低电平 0对应高电平 电压区分范围： 高电平区域 低电平区域 噪声容限 缓冲放大器：将高/低电平的微小差别放大到理想电平； 基本逻辑单元： 与门（AND） 全部输入为1时，输出为1；否则为0； 逻辑式 或门（OR） 全部输入为0时，输出为0；否则为1； 逻辑式 非门（NOT） 单输入/单输出，输入与输出相反；（反相器） 逻辑式 p.57 图3-2 逻辑符号和真值表 常用复合逻辑 与非门（NAND） 全部输入为1时，输出为0；否则为1； 逻辑式 或非门（NOR） 全部输入为0时，输出为1；否则为0； 逻辑式 p.57 图3-3 逻辑符号和真值表 CMOS逻辑电路 MOS晶体管的开关原理 G上电压的作用：吸引或排斥导电载流子—导通或截止 D-S间电流通道：导通时，电阻很低（短路）； 截止时，电阻很高（开路）； G与电源/地之间存在电容；存在充/放电电流； NMOS：电子导电，高电平导通，导通电阻较低，速度较快； PMOS：空穴导电，低电平导通，导通电阻较高，速度较慢； 图形表达：P管输入端采用圆圈，表示低电平导通（低电平有效）； MOS电路的分析方法 在输入端设定高/低电平； 从输入到输出，逐一确定每个MOS管的开关状态：导通或截止； 将输入/输出对应值列表，分析电路功能； CMOS反相器 p.61 图3-10 结构：2个晶体管串接，上P下N，中间输出； 工作原理分析：开关模型p.62 图3-11 CMOS与非门 p.63 图3-13 结构：4个晶体管，上P并联，下N串联，中间输出； 工作原理分析：开关模型 p.63 图3-14 CMOS或非门 p.63 图3-15 结构：4个晶体管，上P串联，下N并联，中间输出； 扇入：单个门电路上同类输入端的最大数量 扇入增大：串联管导通电阻增大，电路时间常数增加，响应速度变慢； 典型最大扇入值： NAND 6 NOR 4 非反相门：由反相门与反相器串接而成；晶体管用量多，速度较慢； CMOS缓冲门 p.65 图3-18 两级反相器（4个晶体管） CMOS与门 p.65 图3-19 与非门加反相器（6个晶体管） CMOS与或非门 （AOI） p.66 图3-20 分析方法：考虑各晶体管的有效电平，根据输入的各种组合，得出对应输出电平（真值表）； A和B：最上并，右下串，实现与； C和D：次上并，左下串，实现与； 上并进行串接，下串进行并接，实现或； 特点：8个晶体管，采用两级结构实现了三级逻辑，速度较快； CMOS或与非门 （OAI） p.66 图3-22 A和B：左上串，最下并，实现或； C和D：右上串，次下并，实现或； 上串进行并接，下并进行串接，实现与；