cmos製程測試元件(testkey)下線準則.docVIP

CMOS GaAs製程測試元件 Testkey 製作辦法 目的：近年來由於CMOS GaAs製程的技術進步, 使得射頻電路在CMOS製程上所展現的特性已足以達到一般系統之射頻前端的規格要求, 根據CIC下線統計, 從事CMOS射頻電路設計的研究案逐年遞增, 因foundry廠所提供之元件模型尚有不足之處, 使得每梯次晶片製作申請皆有測試元件模型 RF Testkey Modeling 之研究案,而在GaAs製程方面由於還不是完全成熟的製程,更需要經由測試元件來提高設計電路的準確性。鑑於各製程測試元件研究案或多或少有重複情形發生造成資源浪費,為統一管理與有效利用有限資源,在眾多專家與教授建議下,CIC將以此作業辦法來規範CMOS GaAs測試元件研究案申請者。 實施方式：針對下列製程 包含0.35um2P4M, 0.18um1P6M, 0.35umSiGe, 0.15umPHEMT 皆另闢測試元件之下線製作流程, 以0.35um製程為例, 晶片製作申請分為教育性、前瞻性與測試元件, 測試元件製作案審查除TN90RF / UN90製程 參加審查會 外其餘製程一律經由書面審查, 但其下線製作優先順序列於前瞻性之後,等同教育性晶片,但為了有更多的元件模型提供學生電路設計,如經委員判定該梯次有符合下線資格的晶片則每梯次至少下一顆,每顆晶片面積長寬以1.5mm*1.5mm為限 P15製程一律以申請表格上可勾選之面積為限，其他自訂大小之面積一概不予受理。 ；測試元件製作申請截止日與前瞻性晶片申請截止日同一天 實際時程請參考 CIC 網站 .tw 晶片製作時程公告 ,技術資料上傳目錄與前瞻性晶片上傳目錄相同。 實施日期：自民國92年開始實施 實施要點： 為避免重複, CIC 內部研究人員將先進行初步審查, 若有以下情況將不予下線製作： 與 foundry 提供之測試電路與元件模型重複, 且預計測試項目亦重複。 與其他申請案之測試電路與元件模型重複, 且預計測試項目亦重複；或重複於CIC資料庫中已具備之元件模型。 有明顯之錯誤, 或佈局有誤。 設計內容資料不完整。 面積長寬大於1.5mm*1.5mm P15製程一律以申請表格上可勾選之面積為限，其他自訂大小之面積一概不予受理。 為達到資源共享, 測試元件製作後其量測之raw data與建立之模型需提供CIC統一管理與公開；原則上前瞻性晶片不可包含Testkey部分, 但若所下之Testkey極具前瞻性,智財機密性, 可依循前瞻性晶片製作申請流程提出申請並參加晶片審查會議由委員審議是否不需依循本辦法 Testkey製作辦法 作業,如有下線的必要性,也需依循本辦法提供CIC統一管理與公開 量測項目同本辦法第四項第6點 。 若研究案具備專利申請等相關智財保密之需要，可於申請時一併提出說明並要求CIC接獲測試資料後延後半年公開。 為便於晶片切割與節省使用面積，CIC將視情況將各個申請案之Testkey整合成一顆晶片一併製作。 採用Testkey製作流程之申請案, 其申請書設計內容需包含下列部分 設計者姓名與聯絡電話 專題名稱 最近三次下線紀錄 相關研究發展現況 研究動機及未來應用範圍 被動元件需說明與晶圓廠以及CIC元件庫所提供的有何不同特色並且說明等效模型可以使用頻率範圍 主動元件需說明預計使用於何種電路及頻段,並且解釋為何晶圓廠及CIC元件庫所提供的不能使用 元件結構及其等效模型簡介 被動元件需說明使用何種等效模型,等效模型介紹以及de-embedding的方法 主動元件需說明元件結構的佈局和晶圓廠相比有何特色,若需提供主動元件等效模型,也需說明使用何種等效模型,等效模型介紹以及de-embedding的方法 設計流程 被動元件請詳述如何決定佈局架構以達到其特色 主動元件請詳述如何根據預計設計的電路及頻段來決定佈局架構 模擬結果 或未來量測項目 被動元件請利用EM的模擬結果來說明此佈局架構可以達到其特色 主動元件請根據未來量測項目詳細列表,包含量測偏壓點,並請詳細說明未來量測項目足以提供預定設計的電路使用 量測考量 詳細說明如何量測各測試項目 請說明量測方法,場所 參考文獻 佈局驗證結果錯誤說明 佈局平面圖 預計規格列表 被動元件請附預計規格列表 主動元件部分請詳述根據其所設計的佈局架構可以得到的元件趨勢, 如在功率方面或雜訊方面 繳交測試結果報告, 應包含書面資料與電子檔, 其中內容包含 1 摘要, 2 研究動機與目的, 3 元件結構說明與模型架構介紹, 4 測試結果與模型建立, 5 量測結果與討論。電子檔包含 1 raw data e.g. s-parameters, IV curve, etc... , 2 等效電路模型 或其參數列表 ,請明示使用之模擬軟體 3 使用