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河 北 科 技 大 学
实 验 报 告
2013级 电信 专业 132 班 学号130701213 2016年6月7日
姓 名 田继辉 同组人 指导教师 于国庆
实验名称 实验三 七段译码显示 成 绩
实验类型 设计型 批阅教师
一、实验目的
（1）掌握VHDL语言的行为描述设计时序电路。
（2）掌握FPGA动态扫描显示电路设计方法。16位二进制数，每4位一组，分别显示到4个数码管上（0~F）。
三、实验内容及步骤
1．打开MUXPLUS II VHDL编辑器，完成七段译码显示的设计。包括VHDL程序输入、编译、综合。
实验程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY alpher IS
PORT(
clk : IN STD_LOGIC;
choice : OUT STD_LOGIC_VECTOR(7 downto 0);
data : OUT STD_LOGIC_VECTOR(7 downto 0));
END alpher;
ARCHITECTURE a OF alpher IS
SIGNAL count : STD_LOGIC_VECTOR(3 downto 0);
SIGNAL temp : STD_LOGIC_VECTOR(3 downto 0);
BEGIN
choice
clk1_label:
PROCESS (clk)
BEGIN
IF clkevent and clk=1 THEN
count=count+1;
END IF;
END PROCESS clk1_label;
WITH count select
data =WHEN 0000,
WHEN 0001,
WHEN 0010,
WHEN 0011,
WHEN 0100,
WHEN 0101,
WHEN 0110,
WHEN 0111,
WHEN 1000,
WHEN 1001,
WHEN 1010,
WHEN 1011,
WHEN 1100,
WHEN 1101,
WHEN 1110,
WHEN OTHERS;
END a;
2、建立仿真波形文件，使用 MAXPLUS II Simulator功能进行功能仿真。
仿真结果如下：
3、目标器件选择与管脚锁定并重新编译、综合、适配。
FPGA型号：EP1K100QC208-3
引脚绑定：
NODE 绑定FPGA引脚 对应实验箱上的 choice0 169 M1A choice1 170 M1B choice2 172 M1C choice3 173 M1D choice4 174 M2A choice5 175 M2B choice6 176 M2C choice7 177 M2D clk 183 CP1 data0 179 M3A data1 187 M3B data2 189 M3C data3 190 M3D data4 191 M4A data5 192 M4B data6 193 M4C data7 195 M4D
4、下载并验证结果
7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD译码器，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。实验7段数码显示译码器设计，学习了VHDL的CASE语句应用及多层次设计方法使我们对EDA这门学科的认识更进了一个层次在手忙脚乱而又充实的实验中我们认真分析程序，弄清实验原理，在做实验时有耐心、认真，遇到问题争取自己解决。为了下次更好发挥我们认真总结实验，分析波形，完成实验报告。通过此次实验，我们进
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