调频信号发生器.pptx

调频信号发生器方案论证与对比两种方案的对比方案一由于DDS芯片产生的信号波形、功能和控制方式固定，不能满足具体需求；方案二则是基于硬件设计的语言，很容易对硬件电路实现编程下载。经比较我们选择了方案二。 设计原理直接数字频率合成技术（Direct Digital Frequency Syn2thesis ，DDFS ,简称DDS) 是从相位概念出发直接合成所需波形的一种新的频率合成技术[1 ] 。他在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术[4 ] 。当累加器的N 很大时,最低输出频率可达Hz ,mHz ,甚至μHz级,即DDS 的最低合成频率接近于零频。如果f c 为50 MHz ,那么当N 为48 位其分辨率可达179 nHz。转换时间最快可达10 ns 的量级,这都是传统频率合成所不能比拟的。图3 所示为正弦输出的DDS 原理图。DDS 频率合成原理相位累加器的输入为频率控制字?phase。输出正弦波时,RAM 中存有一个周期正弦波波形取样点幅度值的编码,取样点数为2N 个。在外部时钟的控制下,每来一个时钟,加法器将对被锁定的频率控制字?phase 与累加器输出的累积相位数据不断累加,输出的相位序列(即相位码) 作为地址去寻址RAM,同时使RAM 存储器将相应地址单元的离散的正弦幅度编码输出。该幅度码经过D/ A 变换后得到模拟的阶梯电压,再经过低通滤波器平滑后,得到所需的正弦信号。当累加器的累积相位数超过2N 时,将该数减去2N作为初值再从头开始累加,如此不断循环。在正弦波输出时,设DDS 的时钟频率为f clk ,频率控制字为?phase ,相位累加器的位数为N ,则DDS 的输出频率为:f o = ?phase 3 f clk / 2 N (1)其中f clk / 2 N为频率分辨率,他由相位累加器的位数N 决定。所以在DDS 结构及参考时钟确定的前提下,通过控制?phase 就可以方便地控制输出频率f o基本流程图MATLAB设计顶层原理图设计顶层原理图设计顶层原理图设计顶层原理图设计 其中元件AltBus3、ADDER1、Dly1和Bus4构成DDS1模块，产生调制波信号；AltBus2、ADDER4、Dly2和Bus5构成DDS2模块；Bus1、Bus2和input组成输入控制字；Bus6、ADDER6、Busconcatenation和inpunt1组成的是载波控制字；input3、input4和n_to_1 multiplexer构成的是二选一控制器，input4端口输入的是内部信号，input1模块是加入的由tcl5510控制的外部高频信号。Output锁定的是FPGA的告诉DA转换器将模拟信号转化为数字信号。顶层原理图5如下；Smulink模型仿真模型仿真模型仿真模型仿真在模型编辑窗口中选择Simulink下的Statr命令，开始仿真，等待仿真结束，双击SCOP模块，打开Scope窗口。调频信号发生器的仿真结束结果如图6所示： Signalcompiler的使用 在Simulink中完成方正验证后，就需要将涉及转移到硬件上加以实现。这是整个DSP Builder设计流程中最关键的一部，据此可以获得FPGA的VHDL RLT代码。 a、分析当前的模型双击模型中的Signalcompiler模块，单机Analyze按钮后，Signalcompiler就会对模块进行分析，检验模型又没有错误。并在MATLAB主窗口弹出对话框，给出相关信心。若又错误存在，Signalcompiler就会停止分析过程。并把错误信息显示在MATLAB主窗口中；反之，在分析结束后打开Signalcompiler窗口。 b、设置Signalcompile 在Signalcompiler窗口中 ，显示三个部分： 1)项目设置选项Project Setting Options。 2)硬件编译流程 Hardware Compilation。 3)信息框Message。 Signalcompile的设置都集中在项目设置部分。在Device下拉列表中选择需要的器件系列，本实验选择Cyclone系列。在Synthesis（综合）下拉列表中选择综合器件，共又三个选择，此处选择QuartusII。 c、把模型文件MDL转换成VHDL 设置好Device和Synthesis后，右侧的硬件编译就会列出一个操作流程： 1）Convert MDL to VHDL：将MDL转换成VHDL文件。 2）Synthesis：对转换好的VHDL文件进行综合。 3）QuartusII：Quartus编译适配，生成变成文件。 单机步骤1）的图标，完成Simulink文件到VHDL文件的转换。转换完