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基于FPGA的页快速命中的SDRAM控制器的设计 　　摘 要： 深入探讨SDRAM的工作原理和工作时序，通过SDRAM三种常用寻址方式的对比，设计一种基于FPGA的页快速命中寻址的16位SDRAM控制器。软件仿真、硬件测试及实物调试结果表明：该控制器能极大地缩短寻址时间，并具有良好的实时性、高效性和模块重用性；同时也节省了FPGA的内部资源，缩短了研发周期。 　　关键词： 页快速命中； FPGA； SDRAM控制器； 寻址方式 　　中图分类号： TN919.3?34 文献标识码： A 文章编号： 1004?373X（2015）13?0063?04 　　Abstract： In this paper， working principle and time sequence analysis of SDRAM are discussed deeply. By comparing three common addressing modes， a 16?bit SDRAM controller of page fast hitting based on FPGA was designed. Results of software simulation， hardware test and practical debug show that the controller can shorten addressing time greatly. The controller has good real?time performance， high efficiency and module reusability. It also can save internal resources in FPGA and reduce development cycle. 　　Keywords： page fast hitting； FPGA； SDRAM controller； addressing mode 　　0 引 言 　　随着现代通信及实时图像处理的发展，大容量、高速度的储存器越来越显得重要。SDRAM即同步动态随机存贮器[1]，由于价格低廉及储存量大的优点，被广泛地应用于高速数据采集、处理的领域。但本身也具备一定缺点，如控制复杂，对时序要求高，无一不对应用推广有着反效果。FPGA即现场可编程门阵列，以并行运算为主，在速度和性能上是MCU无法比拟的。本文针对其复杂的逻辑控制、严格的时序要求，利用页快速命中寻址方式，设计出一种能有效消除行寻址到列寻址之间间隔（[tRCD]）所带来延迟的通用SDRAM控制器，并利用ALTERA公司的FPGA芯片EP2C35F484C8N[2]和三星公司的SDRAM芯片K4S641632K[3]作为硬件平台，对该SDRAM控制器进行了实物调试与验证。 　　1 SDRAM的工作方式和时序分析 　　1.1 SDRAM的内部结构 　　SDRAM的内部是一个存储阵列。阵列就像一个表格，检索方式与表格一样，首先指定一个行，然后再指定一个列，就能精确地找到指定的单元格，这就是内存芯片寻址的基本原理[4]。对于内存、单元格就是列存储单元，也是SDRAM的基本存储单元，则这个表格就是逻辑Bank（Logical Bank，L_Bank）。相应地，指定行的操作就是行寻址或行有效；指定列的操作是列寻址，列寻址时都伴随着读或写命令，故又称为列读取或列写入操作。 　　1.2 SDRAM的工作时序分析 　　SDRAM的效率体现在内存寻址的速度；而SDRAM的基本工作是写入和读取数据，但在执行这些工作时，并不是每一时刻都处于数据传输状态。由于非数据传输时产生了各种延迟与潜伏期，导致SDRAM的效率没有达到百分之百。以读取操作为例，主要影响SDRAM工作效率的参数[5]有：行有效命令与列读/写命令的间隔（[tRCD]）；列读取命令发出到第一批数据输出的间隔（[tCL]）；预充电有效周期（[tRP]）。 　　图1为典型的SDRAM读取操作时序，通过行有效来打开相应的工作行，之后发送列读取命令在已打开的行中选择某一列进行读取。经过[tCL]延迟后，依次读取选中的对应突发长度[6]的列单元数据，最后依靠预充电来关闭工作行。在关闭工作行的同时，其对应行的列单元数据将被锁存起来。 　　当反复进行读取操作时，从上一次数据读取的结束到本次数据读取的开始，其间历经了预充电、行有效和列读取命令三个执行流程，总耗费时间为： 　　[T=tRCD+tCL+tRP] （1） 　　因此，根据SDRAM的读取时间和寻址方式的不同，SDRAM的寻址方式可分为以下三种方式： 　　1.2.1 页命中寻址方式[7] 　　页命中的工作行和