Verilog 语言类型.pptVIP

教学重点 Verilog 语言要素 空白符、注释、数字 字符串、标识符、关键字 数据类型、运算符 常量、变量 寄存器和存储器 5.1.1 空白符和注释 1. 空白符（white space） 包括空格、tab、换行和换页 2. 注释（comment） 单行注释 // 多行注释 /* */ 5.1 verilog语言要素 5.1.2 标识符、运算符和关键字 1. 标识符（identifier） 字母、数字和$、_的组合，区分大小写； 以字母或_开头； 以\开头，空白符结尾的字符序列。 count、COUNT、_A1_d2、R56_68、FIVE 30count、out* \7400、\OutGate 2. 运算符（operator） 5.8节 3. 关键字（keyword） 附录B 5.2 常量 Verilog逻辑值状态 0 低电平、逻辑0或逻辑非 1 高电平、逻辑1或真 x或X 不确定或未知的逻辑状态 z或Z 高阻态 无关值 1. 整数（integer） +/- ’ 二进制 b或B 十进制 d或D 十六进制 h或H 八进制 o或O 8’8’hd5、5’O27、4’D2 4’B1x_01 5’Hx、4’hZ ① 在较长的数之间可以用下划线分开； ② 默认位宽为32位； ③ x或z在二进制中代表1位，八进制中代表3位，十六进制中代表4位； ④ 如果没有定义位宽，宽度为值中定义的位数； ‘o721、’hAF ⑤ 如果位宽比实际位数长，左边补0或者x、z，反之则最左边的位被截断； 10’b10、10’bx0x1、3’b1001_0011、5’H0FFF ⑥ ?与z等价 ⑦ 符号放在最左边，负数用补码表示 4’d-4 ⑧ 默认位宽和进制为十进制数 32、-15 ⑨ ‘和进制之间以及数值之间不允许有空格 8 ‘h 2A、3’ b001 2. 实数（real） 不可综合 （1）十进制表示法 2.0、5.678、0.1 2. （2）科学计数法 43_5.1e2、9.6E2、5E-4 （3）实数按四舍五入转化为整数 42.446、42.45 92.5、92.699 -15.62、-26.22 3. 字符串（string） 不可综合 双引号内的字符序列 “INTERNAL ERROR” “this is an example for Verilog HDL” 转义字符 \n、\t、\\、\”、\206 数据类型表示物理连线、数据存储或传送单元 Verilog支持19种数据类型 wire、reg、integer、parameter、large、medium、scalared、time、small、tri、trio、tril、triand、trior、trireg、real、vectored、wand、wor 变量属于连线型或寄存器型 5.3 数据类型 5.3.1 net型 物理意义 电路的物理连接 驱动方式 模块的输出端口、assign语句赋值 常用类型 √ 电源和地 supply1，supply0 上拉和下拉电阻 tri1，tri0 线或特性的连线 wand，triand 线或特性的连线 wor，trior √ 连线类型 wire，tri 可综合 功能 类型 1. wire型 Verilog模块中输入/输出信号默认为wire型 取值 0、1、x、z 定义 wire 数据名1, 数据名2, …; wire[n-1:0] 数据名1, 数据名2, …; wire[n:1] 数据名1, 数据名2, …; 实例 wire a, b; wire[7:0] databus; wire[20:1] addrbus; wire[7:0] in, out; assign out in; wire[7:0] out; wire[3:0] in; assign out[5:2] in; 2. tri型 Tri和wire型的功能及使用方法完全一样 取值 0、1、x、z 定义 为了增强程序的可读性，可以更清楚地表示该信号综合后的电路连接具有三态的功能。 5.3.2 variable型 物理意义 具有状态保持的元件如触发器、寄存器 驱动方式 在重新赋值前保持原值、过程语句赋值 常用类型 无符号时间变量 time 64位带符号实型变量 real √ 32位带符号整型变量 integer √ 常用寄存器型 reg 可综合 功能 类型 1. reg型 定义 reg 数据名1, 数据名2, …; reg[n-1:0] 数据名1, 数据名2, …; reg[n:1] 数据名1, 数据名2, …; 实例 reg a, b; reg[7:0] qout; reg