第三章VHDL硬件描述语言.ppt

第三章VHDL硬件描述语言 3.1 VHDL设计初步（VHDL基本知识；简单组合时序电路描述实现——程序结构、电路描述方法、层次化设计实现及相关语法知识介绍） 3.2 VHDL设计进阶 3.3 VHDL语言程序基本结构 3.4 VHDL语言的对象和数据类型及运算操作符 3.5 VHDL的基本描述语句 3.6 程序包及库和配置 3.7 状态机设计 Graphic is what you draw is what you get “ tell me what hardware you want and I will give it to you” VHDL is what you write is what functional you get “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement —层次结构的VHDL描述 以下通过一个全加器的设计流程，介绍含有层次结构的VHDL程序设计。其中包含一个在层次化设计或结构化设计中非常重要的语句——元件例化语句：其可以分为元件调用声明语句和端口映射语句两个部分。 STD_LOGIC的综合器支持 引脚锁定方式二：通过主菜单中底板编辑器锁定 再编译一次， 将引脚信息 进去 引脚锁定完成后必须进行编译才能将引脚信息编辑进去 引脚锁定且编译后，如需撤销锁定只能用菜单方式进行 首次下载前需安装硬件下载驱动——方法见课本P104 1、打开控制面板（开始-设置-控制面板-添加硬件） 驱动安装步骤如下： 2、双击“添加硬件”图标，启动添加硬件向导，然后按下一步继续。 3、选择“是，硬件已连接好”，然后按下一步继续。 4、选择添加新设备，选择手动安装，然后按下一步继续。 5、选择“声音、视频、游戏控制器”然后按下一步继续。 6、选择从磁盘安装，然后按下一步继续。 7、选安装 maxplus2 目录下路径 X:\maxplus2\Drivers\win2000\Win2000.inf ,运行“下一步” 8、弹出数字签名对话框时，点击继续安装 9、选择为硬件Altera ByteBlaster按装驱动 10、点击“下一步”，安装完成后重新启动计算机 选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去 编程窗 首次下载前需安装硬件下载驱动——方法见课本P104 在编程窗打开 的情况下选择 下载方式设置 选择此项下 载方式 下载方式设置（首次使用时必须进行此项设置） 下载（配置） 成功！ FPGA选配置（configure） CPLD选编程（program） （5） 硬件测试 选择电路 模式为“6” 模式选择键 “s”为高’ 电平 注意时钟 频率选择 CLOCK5：a 频率选择 1024Hz CLOCK0：b 频率选择 256Hz 可以三人表决器及四位二进制计数器为例进行文本方式设计输入演示 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 四位二进制计数器 library ieee; use ieee.std_logic_1164.all; entity decide3 is port(vote3,vote2,vote1:in std_logic; red,green:out std_logic); end entity decide3; architecture one of decide3 is signal vote_result :std_logic_vector(3 downto 1); begin vote_result=vote3vote2vote1; process(vote_result) begin case (vote_result) is when 000 = red=1;green=0;