实验九 数字钟(综合实验)-重庆科创职业学院.docVIP

实验九 数字钟（综合实验） 一、设计要求（数字钟的功能） 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有清零，调节小时，分钟的功能。 3、具有整点报时同时LED灯花样显示的功能。 二、实验目的 1、掌握多位计数器相连的设计方法。 2、掌握十进制，六进制，二十四进制计数器的设计方法。 3、继续巩固多位共阴极扫描显示数码管的驱动，及编码。 4、掌握扬声器的驱动。 5、LED灯的花样显示。 6、掌握CPLD技术的层次化设计方法。 三、硬件要求 1、主芯片Altera EPM7128SLC84-15。 2、8个LED灯。 3、扬声器。 4、8位8段扫描共阴极数码显示管。 5、三个按键开关（清零，调小时，调分钟）。 四、实验原理 在同一CPLD芯片上集成了如下电路模块： 1、时钟计数：秒……60进制BCD码计数。 分……60进制BCD码计数。 时……24进制BCD码计数。 同时整个计数器有清零、调时、调分功能。在接近整数时能提供报时信号。 2、具有驱动8位8段共阴极扫描数码管的片选驱动信号输出和8段字形译码输出。编码和扫描可参考“实验四”。 3、扬声器在整点时有报时驱动信号产生（响声持续多长时间？）。 4、LED灯按个人口味在整点时有花样显示信号产生。 五、实验内容及步骤 1、根据电路特点，可在教师指导下用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块和起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。 2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。 六、原理图 如图9-1所示（模块化设计） 模块说明 各种进制的计数及时钟控制模块（10进制、六进制、24进制）； 扫描分时显示，译码模块； 彩灯，扬声器编码模块； 各模块都是AHDL语言编写。 七、实验连线 ◎输入接口： 1、代表清零、调时、调分信号RESET、SETHOUR、SETMIN的管脚分别连接按键开关。 2、代表计数时钟信号CLK和扫描时钟信号CKDSP的管脚分别同1Hz时钟源和32Hz（或更高）时钟源相连。 ◎输出接口： 1、代表扫描显示的驱动信号管脚SEL2、SEL1、SEL0和a,b,c,d,e,f,g参照实验四的连法。 2、代表扬声器驱动信号的管脚SPEAK同扬声器驱动接口SPEAKER相连。 3、代表花样灯显示信号管脚LAMP0、LAMP1、LAMP2同3个LED灯相连。 八、实验报告 让学生体会CPLD整个设计的优点，以及用扫描电路实现显示功能的潜在好处。然后集体讨论交流，相互加深对CPLD芯片设计过程的理解。 附：AHDL源程序 1、Second.tdf ％秒钟模块60进制％ SUBDESIGN Second ( CLK,RESET : INPUT; A[3..0],B[3..0],CKMIN : OUTPUT; ) VARIABLE count1[3..0] : DFF; count2[3..0] : DFF; SS :DFF; BEGIN count1[].clk = clk; count1[].clrn = RESET; count2[].clk = clk; count2[].clrn = RESET; SS.CLK = CLK; SS.CLRN = RESET; SS = B0; IF COUNT1[]==B1001 AND COUNT2[]==B0101 THEN SS=B1; END IF; IF count1[]==B1001 THEN count1[] =B0000; ELSE count1[].d = count1[].q + 1; END IF; IF count1[]==B1001 THEN IF count2[]==B0101 THEN count2[] =B0000; ELSE count2[].d = count2[].q + 1; END if; ELSE count2[].d = count2[].q; END IF; a[3..0] = count1[]; b[3..0] = count2[]; CKMIN = SS; END; 2、Minute.tdf ％分钟模块 60进制％ SUBDESIGN Minute ( CKMIN