第2章EDA常用设计软件介绍.ppt

启动PACE工具可以在Source in Project窗口，如图2-12所示。 选择顶层文件，然后单击Processes for Source窗口中的Assign Package Pins Post-Translate，这时系统会自动创建一个UCF文件并命名为ch_fifo.ucf文件并启动PACE。 2.1.3 功能仿真 本节将创建一个Testbench波形用于验证DCM模块所应有的功能。 这个Testbench波形将与ModelSim仿真器连接，用来验证该DCM是否达到设计要求的功能和时延需求。 首先，在Project Navigator 中创建 一个Testbench 波形源文件，该文件将 在HDL Bencher中进行修改。 2.1.4 用ModelSim进行行为级仿真 根据HDL Bencher 中产生的预期结果，现在可以用ModelSim 进行行为级仿真。 在本节中，将运行行为仿真（亦即功能仿真）和布局布线后的仿真（时序仿真）。 这一节主要是从ISE中导出到ModelSim中，并作简单的仿真。 在下一章我们将对ModelSim作详细的介绍。 1．行为仿真 进行行为仿真以验证计数器模块的功能。 在Sources in Project 窗口中选择dcm.tbw 文件；在Processes for Current Source窗口中，单击“+”符号展开ModelSim仿真器的层次结构，找到并双击?Simulate Behavioral Model，此时ModelSim?仿真器自动启动。 仿真结果显示在ModelSim的波形窗口（wave window）中。 2．布局布线后的仿真 布局布线后的仿真包括了目标器件的时延信息，所以较为准确。 2.2 Actel Libero IDE软件概述 Actel的FPGA开发环境是调用Synplify进行综合，调用ModelSim作综合前后仿真，用Designer布局布线，通过FlashPro下载。 本节将主要介绍如何利用Libero8.1开发环境来对Actel FPGA进行设计，为了方便读者理解，将通过一个简单的D触发器例子来演示从设计输入到下载的完整过程。 2.2.1 设计输入 1．HDL语言设计系统 设计文件生成可以有四种方式：HDL语言生成、SmartDesign输入、CoreConsole输入和ViewDraw原理图输入。 其实应该还有一种输入就是SmartGen输入，它已经集成在Libero开发环境左侧的Catlog窗口了。 其中HDL语言生成是最常用也是移植性最好的；如果我们想用到Actel公司一些现成的模块就必须用到SmartGen 。 例如：RAM、PLL、FIFO等；对于HDL语言不熟悉或者习惯于用原理图来搭建顶层设计的用户可以使用ViewDraw原理图输入或SmartDesign输入，可以选择其中的一种作为我们的设计输入，这里将详细介绍第一种方法，其他三种简要介绍。 对于本例程只用到了方式一HDL语言生成，其他三种方式是作介绍用，生成的模块并不和本例程一起使用。 2．SmartGen设计 SmartGen可以生成一些现成的模块，例如：PLL、RAM、FIFO等，只需要进 行图形化的设置就可以在设计中调用，图 2-36是它的界面，双击需要的模块就可以进入设置界面。 2.2.2 功能仿真 2.2.3 综合与布局布线 当功能仿真验证了设计的正确性后，进入综合阶段。 单击Synthesis，Libero将会调用Synplify软件进行综合。单击RUM运行，单击View Log查看综合结果，例如，Error、Warning资源利用情况等。 综合后可以再通过ModelSim进行综合后的仿真，看功能是否仍然符合要求，仿真过程和前仿真相同。 注意：在本程序中，没有复位信号，只是通过initial来初始化寄存器，但是initial是无法综合成实际电路的，所以如果要进行综合后仿真，需要在设计中加一个输入的复位信号来复位内部的寄存器变