第5章基本逻辑电路的VHDL设计.pptVIP

case current_state is when s0=IF X=‘0’ THEN Z=‘0’; NEXT_STATE=S0; ELSE Z=‘1’;NEXT_STATE=S2; END IF; when s1=IF X=‘0’ THEN Z=‘0’; NEXT_STATE=S0; ELSE Z=‘0’;NEXT_STATE=S2; END IF; when s2=IF X=‘0’ THEN Z=‘1’; NEXT_STATE=S2; ELSE Z=‘0’;NEXT_STATE=S3; END IF; when s3=IF X=‘0’ THEN Z=‘0’; NEXT_STATE=S3; ELSE Z=‘1’;NEXT_STATE=S1; END IF; END CASE; SYNCH: PROCESS(CLK) BEGIN IF CLOCK’EVENT AND CLOCK=‘1’ THEN CURRENT_STATE=NEXT_STATE; END IF; END PROCESS; END MEALY1; 1）同步复位：当复位信号有效且在给定的时钟边沿 到来时，触发器才被复位。 同步复位一定在以时钟为敏感信号的进程中定义。 十六进制加法计数器的功能仿真图 LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; USE ieee.STD_LOGIC_unsigned.ALL; ENTITY CNT16 IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END; ARCHITECTURE one OF CNT16 IS BEGIN 4）十六进制减法计数器设计 PROCESS (CLK, RST, EN) ---接上页 VARIABLE CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=1 THEN CQI: =1111; ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF CQI0 THEN CQI: =CQI-1; ELSE CQI: =1111; END IF; END IF; END IF; CQ=CQI; END PROCESS; END; 十六进制减法计数器功能仿真波形图 异步计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这样一级一级串行连接起来就构成了一个异步计数器。 用VHDL语言描述异步逻辑电路时，由于一个时钟进程只能构成对应单一时钟信号的时序电路，如果在进程中需要构成多触发器时序电路，也只能产生对应某个单一时钟的同步时序逻辑，异步时序逻辑一般采取多个时钟进程来构成。 3.异步计数器设计 【例】4个触发器构成的异步计数器的VHDL底层模块程序 library ieee; use ieee.std_logic_1164.all; entity dffr is port (clk, clr, d:in std_logic; q, qb: out std_logic); end; architecture str of dffr is signal q_in:std_logic; Begin qb=not(q_in); q=q_in; process (clk) begin if (clr=1) then q_in=0; elsif (clkevent and clk=1) then q_in=d; end if; end process; end; 【例】 4个触发器构成的异步计数器的顶层VHDL描述 library ieee; use ieee.std_logic_1