VHDL04讲解.ppt

第4章 PLD设计工具软件 4.1 数字系统设计流程 4.2 常用的PLD设计工具软件 4.3 QuartusⅡ简介 4.4 设计输入 4.5 设计的编译 4.6 设计的仿真验证 4.7 时序分析 4.8 器件编程 4.9 仿真工具ModelSim 4.10 QuartusⅡ软件使用技巧 4.11 仿真中应注意的问题 4.1 数字系统设计流程 一、设计输入 二、设计处理 三、模拟仿真 四、编程下载 4.1 数字系统设计流程 4.1 数字系统设计流程 4.1 数字系统设计流程 （1）图形输入（Graphic Design Entry） 图形化、最直接的输入方式 采用自顶向下逻辑分块的方法 优点： 适合描述连接关系和接口关系； 便于进行接口设计和引脚锁定； 容易实现仿真，便于观察信号； 执行效率高、运行速度快。 缺点： 输入效率较低； 不便于描述复杂逻辑功能。 4.1 数字系统设计流程 （2）HDL文本输入 优点： 适于描述复杂逻辑功能； 便于设计的保存、移植和复用； 结果易仿真，便于观察； 适于规范、易于语言描述、易于综合、速率较低的电路。 缺点： 依赖于好的综合器； 描述连接关系和接口关系不直观。 4.1 数字系统设计流程 （3）标准EDA设计输入（ Standard EDA Design Entry） 可直接移植其它EDA工具设计的电路，无须重新输入 可接受的网表有EDIF、VHDL、Verilog HDL格式 网表输入时，两个系统中采用的库必须一一对应 但仿真时信号不易于观测 4.1 数字系统设计流程 （1）综合和优化 综合：将模块化设计产生的多个文件合并为一个网表文件，并使设计层次平面化，即将逻辑描述转换成一些基本模块（如触发器、逻辑门等） 。 优化：进行逻辑化简，去除冗余项，尽量减少器件资源的耗用。 （2）器件适配（映射） 将设计分为多个适合具体器件内部逻辑资源实现的逻辑小块的形式。 （3）布局和布线 布局：将已分割的逻辑小块放到器件内部逻辑资源的具体位置，使易于连线，且连线最少； 布线：利用器件的布线资源完成各功能块之间和反馈信号之间的连接。 （4）生成编程文件 生成供器件编程使用的数据文件——编程目标文件。 4.1 数字系统设计流程 （1）功能仿真（前仿真） 在设计输入阶段进行，不考虑信号时延的仿真——主要验证功能是否正确。 （2）时序仿真（后仿真） 在选择了具体器件、并完成了布局布线后进行的含有定时关系的仿真——主要验证功能和时序是否正确。 （3）在线测试 当器件编程后，利用实验手段在线测试器件的功能和性能指标。 4.1 数字系统设计流程 两种编程方式： 在系统编程（ISP，In-System Programmable）：PLD不必从电路板上取下来，通过下载电缆利用计算机直接对器件进行编程，使器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构。电路板上必须预留编程接口（如JTAG接口）。 专用的编程器编程：PLD必须从电路板上取下来，插入编程器上的器件插座中，对器件进行编程。 4.2 常用的PLD设计工具软件 一、Synopsys的SOC设计工具 二、Synplify 三、ispDesignEXPERT 四、QuartusⅡ 五、仿真工具ModelSim 4.2 常用的PLD设计工具软件 1. 由芯片制造商提供 提供了一个CPLD/FPGA 的完全集成化设计环境 4.2 常用的PLD设计工具软件 2. 由专业EDA软件商提供——第三方设计软件 4.2 常用的PLD设计工具软件 一、Synopsys的SOC设计工具 由美国Synopsys （新思）公司开发的第三方设计软件 最著名的是其编译器（综合器）FPGA Compiler Ⅱ ——优化工具，处于领先地位 优化程度高（面积最省、速度最快 ） 支持的HDL语言子集较完整 优化次序：设计规则→时间约束→面积约束 能将Verilog HDL和VHDL源代码翻译为通用原理图，再进行优化 4.2 常用的PLD设计工具软件 二、Synplify 由美国Synplicity公司开发的FPGA/CPLD逻辑综合工具 第三方设计软件，综合优化性能优异，应用广泛 特色： 符号化的FSM编译器（Symbolic Finite –State-Machine Compile） 综合优化过程： （1）语言综合 将高层的HDL语言描述转换为结构单元（如逻辑门、触发器） （2）优化 采用优化算法简化设计，去除冗余项，提高系统运行速度 （3）工艺映射 把设计分为多个适应具体PLD器件内部逻辑资源实现的逻辑小块 支持众多厂商的PLD（如Actel、Altera、Lattice、Xi