西工大数字集成电路实验实验课3组合逻辑门的设计.docVIP

实验课三 组合逻辑的设计 使用互补CMOS，实现逻辑表达式： 并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）： NMOS：W/L=1um/0.5um； PMOS：W/L=3um/0.5um； ①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？ ②在输出端接一个10pF的电容，通过仿真确定最好及最差情况下TPHL及TPLH，(仿真时可采用10ns的上升/下降时间) 考虑下面的逻辑电路： 解决下面的问题： 写出这个CMOS逻辑门的逻辑表达式，标记出每一个晶体管的尺寸，使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下列尺寸的反相器相同： NMOS：W/L=1um/0.25um； PMOS：W/L=2um/0.25um； 考虑使和达到最大的输入方式(要考虑到内部节点电容的情况)，写出产生这种最大延迟初始输入状态和最终输入状态。在输出端连接1pF电容通过仿真比较这些最大延迟与最优延迟(输入从全0到全1变化，及全1到全0时变化的延迟)进行比较。提示：输入信号上升下降时间可以定义为1ns，通过measure命令测量延迟时间。 如果P(A=1)=0.5，P(B=1)=0.2，P(C=1)=0.3，P(D=1)=1，计算此逻辑门消耗的功率。设（提示：每次输出从0到1的反转意味着电源要提供功耗。不计算通路电阻消耗的功耗） 下图是一个4级的多米诺逻辑电路，所有的预充管和求值管使用的是同一个时钟Φ。假定所有的下拉网络都是由一个简单的NMOS来实现；每一个多米诺级都由一个动态反相器和静态反相器构成；预充时间，求值时间和静态反相器的延迟时间都为T/2；信号传播是理想的（上升和下降的时间为0）。 ①IN 信号和时钟Φ具有下图的关系，Φ的周期为10T，试画出Out1,Out2,Out3,Out4在10T 内的波形。 如果在后三级没有求值管的话，假定初始时时钟Φ使所有的多米诺级处于预充状态(Φ=0),然后该多米诺组合逻辑进入求值阶段（Φ=1），试问求值阶段会不会出现什么问题？或者是不是有更好的延迟特性？解释一下为什么？ 试问在后三级的求值管被移除的情况下，假定时钟Φ初始时处于求值状态（Φ=1），然后该逻辑模块进入预充状态（Φ=0），会不会出现什么问题？或者是不是有更好的延迟特性？解释一下为什么？ 附录：输入向量文件的书写 radix 1111 io iiii vname Vin[3:0] tunit us trise 0.01 tfall 0.01 vih 2.5 vil 0.0 vol 0.25 voh 2.25 0 0000 2 0001 4 0010 6 0011 8 0100 10 0101 12 0110 14 0111 16 1000 18 1001 20 1010 22 1011 24 1100