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360MHz数字锁相环频率合成器设计.pdf
2005’全国微波毫米波会议论文集
360MHz数字锁相环频率合成器设计
刘虹，鲍景富，何松柏，徐伟
(电子科技大学电子系统工程研究所成都610054)
摘要：利用ADIsimPLL设计360MHz数字锁相环。通过在线调整环路参数，实现
环路参数优化，并通过实验来验证了仿真结果。实验表明，仿真结果和实验结果比
较吻合。使用ADIsimPLL减小了设计的工作量。
”
关键词：数字锁相环，ADIsimPLL
of360MHzPLL
Design Digital
SynthesiZer
Liu Wei
Hong，BaoJingfu，HeSongbai，Xu
ofElectronicScienceand of
(University TechnologyChina，ElectronicSystem
1
EngineeringInstitute，ChengDu，60054)
ADIsimPLLa 360MHz
Abstract：Usingdesign digitalPLL．Optimizingloop
resultwasvalidated
parametersthroughadjustingloopparameters，simulation by
to resultis consistentto
result，Simulation
experiment．Accordingexperiment
ADIsimPLLcanreduceworkload．
experimentresult．Using
Keywords：digitalPLL，ADIsimPLL
一、引言
频率合成技术在通信系统中占有极其重要的地位，要从载波信号中恢复出信号
需要本振源提供高质量的频率信号。现代通信系统面临的限制因素之一就是边带噪
声，即相位噪声和AM噪声。使用频率合成技术来提高系统的相位噪声性能。而数
字锁相环具有集成度高，体积小，可靠性好等优点。本文利用ADIsimPLL设计数
字锁相环，可以很快地设计出环路参数。
二、锁相环系统的电路框图及原理
采用频率为16．384MHz的晶振提供参考频率，锁相环采用Analog公司的
芯片ADF4110的参数要求，参考信号经过2分频之后产生8．192MHz的鉴相信号，
1452
2005’全国微波毫米波会议论文集
与从VCO输出的信号的22分频信号进行鉴相。鉴相器的输出信号经环路滤波器滤
波之后，输出直流电压控制VCO输出360．448MHz。电路本身是一个相位负反馈系
统，在合理的环路参数的条件下能够自动捕获、锁定和跟踪。
图1锁相环系统原理框图
三、相位噪声的估算
由ADF4110的芯片数据可知，器件的底噪是一213dBc／HZ，晶振两分频之后鉴相。
化，如果不考虑晶振的话，从理论上来说，可以达到的相噪为：
PN=PN㈧砒+20109N+10logfPDF=一1、1dBc{Hz
(PNtotal是芯片的底噪，N是倍频倍数，fpDF为鉴相频率)在实验中，采用的晶振相噪
为一135dBc／Hz，故不能达到上述不考虑晶振的理论值，由于晶振的限制
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