第四章基于总线的计算机系统概论.ppt

10/31/13 内存的访问时间 数据类型与存储器宽度不匹配. 传输一个24位的标准像素: 24位的带宽的存储器允许一次读写一个完整的像素值 8位的带宽存储器则要访问3次 32位的存储器？ 62 基于总线的系统的性能瓶颈 每秒传输30帧： 每帧 320 x 240 像素 30帧传输的字节： 320*240*3* 30 = 6,912,000 bytes/sec. 那么瓶颈是总线还是内存? 10/31/13 memory CPU 63 10/31/13 基于总线的系统的性能瓶颈(续) Bus: 频率：1 MHz bus, D=1, O=3,w=2: Tbasic = (1+3)6,912,000/2 = 13,824,000 时钟周期 = 13.82 秒. 内存: 突发模式， B=4, w=0.5,D=1,O=4 ,100MHz bus. Tmem = (4*1+4)6,912,000/(4*0.5) = 27,648,000 时钟周期= 0.2765 秒. 64 性能比较 10/31/13 总线 内存 Clock 1.00E-6 Clock 1.00E-8 W 2 W 0.5 D 1 D 1 O 3 O 4 B 4 N 6 912 000 N 6 912 000 Tbasic 13,824,000 Tmem 27,648,000 t 13.82 T 0.2765 65 并行 不同的部件可以同时运行. 若CPU不需要总线，则DMA 提供的就是一种并行机制: DMA + bus. CPU. 10/31/13 66 总结 总线 I/O设备 开发与调试 67 作业： P65 4-2,4-3,4-4,4-5,4-6 68 定时器和计数器（Timers and counters） 非常类似： 定时器是一个周期性的，它被连到一个周期性的时钟信号上，会周期性的递增加一; 计数器是异步的，非周期性的递增加一，通过一个事件引发加一. 定时器翻转是会引发中断 31 监视定时器 (Watchdog timer，看门狗) 系统内部操作的I/O设备。 连接到CPU总线和CPU复位线上 被系统定时器周期性复位. 一旦达到限制，将复位主机 host CPU watchdog timer interrupt reset 32 10/31/13 D/A转换 用作非数字设备到嵌入式系统的接口 输入的值被连续的转换成模拟的形式 33 10/31/13 A/D 转换 A/D转换器的类型 转换时间是固定的 转换时间取决与采样时间 接口: 模拟信号输入 两类主要的数字信号的输入: 数据端口允许A/D寄存器被读写 时钟输入 34 10/31/13 系统的体系结构 体系结构：共同构成一个单元的一组元件及元件之间的关系，依赖于 软件; 硬件. 某些软件的设计非常依赖于硬件的设计 35 10/31/13 硬件平台体系结构 包含元素： CPU; bus; memory; I/O 设备: 网络,传感器, 激励器 etc. 这些部件如何选择？ 36 10/31/13 软件的体系结构 软件体系结构的基本任务——划分 按照操作的主要方式和设备的功能划分 功能是在I/O设备中实现 简单、不昂贵的设备，需要更多的软件实现 更复杂、更昂贵的设备上可以自动执行更多的功能 利于实现、测试和修改 37 10/31/13 硬件与软件的体系结构 硬件与软件的相关性: 软件没有硬件是无法运行的; 需要什么样的硬件取决于软件的需求: 速度; 内存. 38 10/31/13 主板设计——评估板 (Evaluation boards) 硬件设计从完全现成的方案到高度定制的设计，硬件平台的设计复杂性差异很大 由微处理器制造商或微处理器制造商合作的企业提供. CPU, 存储器 某些I/O设备. 也可能包括串口链接以便下载程序. CPU制造商可以提供网表和版图，可以在这个基础上开始设计 39 10/31/13 选择存储器和外围设计组件 选择一个已有的组件 仔细阅读设备的数据手册，以判断设备是否具备你所希望的功能 自己设计 Programmable logic devices (PLDs) 提供低中密度的逻辑. Field-programmable gate arrays (FPGAs) 提供更复杂的和更多层的逻辑. Application-specific integrated circuits (ASICs) 设计专用集成电路 40 10/31/13 PC作为嵌入式计算的平台 优点: 预留了很多 I/O接口 提供了丰富、熟悉的软件环境. 缺点: 体积大、耗电量 大 需要大量的硬件资源; 不适合实时操作. 41 10/31/13 典型的PC硬件平台 CPU CPU bus memory DMA control