实验三数字秒表的设计.docVIP

实验三: 数字秒表的设计 廖小芳 一、实验目的： 熟悉quartus软件的基本使用方法。 熟悉试验开发系统的基本使用方法。 学习VHDL基本逻辑电路的综合设计应用。 二、实验内容： 设计并调试一个计时范围为0.01秒~1小时的数字秒表，并用实验开发系统进行硬件验证。 三、实验条件： 1．开发软件：quartus 2．实验设备：实验开发系统 3.使用芯片：alter公司的EPM7128ELC84-4 四、实验设计： 1、原理框图： 2、功能说明 知道输入输出后，可以根据其功能来设计该芯片。为了便于描述，将控制芯片分成2个部分来描述：时钟产生部分、显示部分。 1)秒表产生部分 这部分包含一个clkgen模块、计数（6进制和10进制）模块。 clkgen模块的功能是对时钟输入信号clk进行分频，使之产生1Hz的NEWCLK信号。 在此，采用计数器分频电路，将2MHz的clk信号经20000次分频后得到100Hz的NEWCLK信号。但为了仿真观察方便，取分频数为100。 计数模块包含2个六进制计数器和4个十进制计数器，主要用来实现时分秒的设定和产生24位时间信号。 2)显示部分 显示部分包括一个多路选择器dgitsel、一个六进制计数器、一个段译码器。主要是将设定计数部分产生的24位时间信息送给数码管显示出来。六进制计数器的计数脉冲， 在clk的驱动下，六进制计数器的6个状态按顺序循环变化，其输出为q［2~0］。该q［2~0］经译码电路译码后产生选通6位数码管之一的common信号。与此同时，q［2~0］还作为数据选择电路dgitsel的选择信号，选择对应位的数据。由于六进制计数器循环计数。 当各小模块分别编译成功后，则创建一个个元件符号。再将各元件模块组装起来，这就是本设计中的最顶层的设计文件。然后选择用于编程的目标芯片，这里用的是alter公司的EPM7128ELC84-4。接着，确定各输入输出的引脚。对于总线形式的引脚名，应当分别写出总线中的每个信号。例如，segment［7.0］就应写成segment7、segment6……segment0，共8个引脚名。设定完后就可以进行编译了。 3、VHDL源程序 --TIME.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY TIME IS PORT (CLK,CLR,ENA,RESET:IN STD_LOGIC; segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); common:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0) ); END ENTITY TIME; ARCHITECTURE A OF TIME IS COMPONENT CLOCK IS PORT(CLK,CLR,ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0) ); END COMPONENT CLOCK; COMPONENT SHOW IS PORT(din: IN STD_LOGIC_VECTOR(23 DOWNTO 0); clk:IN STD_LOGIC; reset:IN STD_LOGIC; segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); common:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END COMPONENT SHOW; SIGNAL S0:STD_LOGIC_VECTOR(23 DOWNTO 0); SIGNAL S1:STD_LOGIC; BEGIN U0:CLOCK PORT MAP(S1,CLR,ENA,S0); U1:SHOW PORT MAP(S0,S1,RESET,segment,common); S1=CLK;DOUT=S0; END ARCHITECTURE A; --CLOCK LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLOCK IS PORT(CLK,CLR,ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0)