基于扫描的VLSI全速测试方法.pdfVIP

位p旦日盟问 基于扫描的 VLSI:全速测试方法 马琪l，焦鹏飞周宇亮2 (1.杭州电子科技大学世电子 CAD 研究所，杭州 31∞18; 2. 杭州士兰微电子股份有限公司设计所，杭州 31∞12) 摘要:当工艺进入到超深亚微来以下，恃统的故障模型不再适用，曲须对电路恃输延迟51!史 的故障呆用延迟故障模型进行全速测试。捧出了常用的延迟故障模型，介绍了一种基于扫描的全 速测试方法，并给出了全速测试中片上时钟控制器的电路实现方章。对芯片进行测试，可以直接 利用片肉锁相环电路输出的高速时钟对电路施加擞励和捕获响应，而测试向量的扫描输入和响应 扫描输出则可以来用测试机提供的低速时钟，从而降低了全违测试对测试机时钟频丰的要求。最 后，对于去追制试方章提出了若干建议。 关键词:可测性设计，延返故障;全速测试 g 扫描测试 中国分类号: TN407 文献标识码 :A 文章编号: 1∞13-353X (2悦的 12-1ω。-04 Scan-Based At-Speed Test for VLSI MA Qi. nAO Peng 1 ? ZHOU Yu-lian矿 (l. lC 臼D Relearch C，切脚 ， H.町IJ劝OU /)，血nzi Un脯，峙 ， HangzJwu 31曲18 ， China; 2. Design Ctmter. Ha哺动ou Silan. Mieroelectronics 曲.， 1此 ， Hw硝ZMU 310012 , China) Abstracl: As the VLSI technology scale. down to deep .uh-皿cro t traditional default models are not available 皿y more. 1t ?s ?配e.幽哼 10 adopt delay default models and implement at唱peed test for 由e faults 四.used by circuit propagation delay. Delay faolt models ?n common u回 were described and 8 scan-b捕时 01- speed test method w四川时u回d. Followi吨 this m.毗00 ， the on-chip clock could be direcùY used 幽由e at speed clock during launch and 臼Ipt山~ ph国e while 由e A TE clock was oo1y u酷d during .hift ph曲e，曲曲8t at- speed test c皿 he implemented with a low Speed A TE. The circui盯 implementation of the on-chip clock controller used in at-申~d test w，圃 d回 introduced. Finally. 回me 8Ugg回tions 附re made 00 at.叩回d tOO 配hemes Key wortla: d回ign for t回国bility (DFT); delay fault; at-speed t回1; SC皿 tesl EEACC: 2570A 1 号|言 引起芯片发生故障的原因多种多样，为便于分 析和判断故障，需要将故障的特征进行抽象和分 类，把在某一层次呈现同样效果的故障归并成一 类，并使用同一种描述方法，这种故障描述方式称 为故障模型。当前，集成电路常采用的故障模型包 括固定型故障模型 (.tuck-at fault model. SAF model)、桥接故障模型 (bridging foult model)、固定 基童项目:酣江省科技攻关计划资助项目 。由7C31G四1曲13) 1090 卒导体提术革 32事口期 开路型故障模型(由.ck咱peu f.由 m叫e\) ，静态电 流故障模型 (IDDQ fault model)、延迟故障模型 (delay f.ult model)等。 传统的基于 SAF 模型的低速扫描测试已得到 了广泛应用。但在超深亚微米设计中，特别是 130nm及以下工艺，电路故障增多。特别是电路传 输延迟方面的故障，一般不能被普通的 SA 故障模 型所检测到，必须采用延迟故障模型，进行全速测 试。 2 延迟故障模型 当芯片设计采用 130 nm 及以下工艺时，由于 2回7 年 12 月 电路的传输延迟及路径延迟故障，基于 SAF 模型 生成的测试向量只能测试到很小一部分这样类型的 电路故障，必须采用包括门延迟