电子电路设计训练（北航）2012数字部分答案.docxVIP

数字部分（共50分）计分栏一(10分)二(16分)三(24分)合计门级电路名称电路符号接口与门and(y,x1,x2,x3)或门or (y,x1,x2,x3)非门not(y,x)异或门xor(y,x1,x2)三态门（高电平使能）当使能信号为低时，输出为高阻bufif0(y,x,en)填空题（共10分，每空1分）IP核在EDA技术和开发中具有十分重要的地位，提供用Verilog等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为软核。写出HDL英语全程：Hardware Description Language。4b 1001 ^ 4b 0101= 4b1100；{3{3b 101}} =9b101 101 101。如下程序代码，V的8位数分别为8bxxxx xxxx 、8b0000 001 x和8b0000 0011。reg [7:0]V initialbeginV=8’bx;V=8’b1x;V=2’h0F;end将下列代码补充完整，需要仿真产生1Mhz的时钟信号。`timescale 100ns/1nsmudule ClockGen;reg clk;//定义变量initialbeginclk=0 or clk=1;//初始化变量 endalways #5 clk=~clk or clk=~clk;//产生时钟endmodule电路及时序分析题（共16分）图B-1给出了一个用门级电路搭建的电路结构，请回答如下问题：（10分）图B-1 门级电路图试用Verilog语言，利用内置基本门级元件，采用结构描述方式生成图B-1所示电路。（4分）mudule XX(en, a, b, y, c);input en,a,b;output c;inout y;wire nen,ab; wire nen,ab,triab;and u1(ab,a,b); orand u1(ab,a,b);not u4(nen,en);not u4(nen,en);bufif0 u2(y,ab,en);bufif0 u2(triab,ab,en);bufif0 u3(c,y,nen);bufif0 u3(c,triab,nen);assign y= triab;endmodule试用Verilog语言，采用可综合风格的行为描述方式生成图B-1所示电路。（6分）mudule XX(en, a, b, y, c);input en,a,b;output c;inout y;reg y,c;always@(a,b,en)orassign y=en?(ab):’bz;if(en)assign c=en?’bz:y;beginy=ab;c=’bz;endelsebeginc=y;y=’bz;(可以不要)endendmodule根据图B-2所示时序图，采用Verilog语言设计与之功能匹配的电路模块（边沿锁存器）。（6分）图B-2 时序图mudule XX(CK, D, Q);input CK,D;output D;reg Q;always@(posedge clk)q=D;endmodule电路设计题（共24分）利用Verilog语言，采用可综合风格设计一个带异步复位、同步置数（数据加载）和计数使能控制的8位二进制减法计数器。信号列表：（8分）输入端口：clk时钟信号rst异步复位信号en计数使能信号load同步装载信号data装载数据输出端口：q计数输出mudule XX(clk,rst,en,load,data,q);input clk,rst,en,load;input [7:0] data;output [7:0] q;reg[7:0] q;always@(posedge clk or posedge rst)if(rst)q=0;else if(load==1)q=data;else if(en==1)q=q-1;endmodule设计一个自动售货机系统，该售货机专售价值为3元的碳酸饮料，只能接收面值为1元、2元和5元的纸币，并能正确找回钱数，请回到如下问题：（16分）根据题干信息，设计该自动售货机的状态转移图。（10分）提示：假设售货机无人操作状态为state1，投币满足购买条件并自动售出饮料，找回剩余钱数为state2。并认为先投1元，再投5元这种类似操作合理，但当投币总数一旦超过购买条件，则自动售出饮料。输入端口：clk时钟信号p所投纸币钱数，可为1、2、5和0输出端口：sell售出饮料信号（脉冲信号，为了能够生成脉冲，可在state2状态中通过判断计数器值来完成脉宽的给定）cash找零钱数，最大为2+5-3=4元，最小为0元中间变量：count计数器值（用于产生脉冲信号，假设脉宽需要计数器赋值为VMax）