电子电路设计训练（北航）2014 Verilog 02 模块与基本语法.pptVIP

* * * * * * * Net是网（强调拓扑结构），不是网络（强调连通功能） * * * * * * * * 非阻塞（non-blocking)赋值方式 ( b= a)： b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成； 块内的多条赋值语句在块结束时同时赋值； 可参考对应的同步数字电路。 阻塞（blocking)赋值方式 ( b = a )： b的值立刻被赋成新值a； 完成该赋值语句后才能执行下一句的操作； 可能会由于疏忽，使综合结果未知。（可用但慎用） 非阻塞赋值与阻塞赋值方式的主要区别 * 参考资料 夏宇闻. Verilog数字系统设计教程（第二版） [M]. 北京: 北京航空航天大学出版社, 2008.6. 李洪革. FPGA/ASIC高性能数字系统设计 [M]. 北京: 电子工业出版社, 2011.1. DOULOS. The Verilog? Golden Reference Guide [Z]. www.doulos.co.uk, 1996. * * 第三讲、Verilog高级语法 运算符，条件语句，循环语句 任务与函数… 良好的设计习惯… 预告 * * 联系方法 李峭 avionics@ 何锋 robinleo@ 办公地点 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Lab. (ABC Lab) * * * * * 所谓的“数据类型”——实际是 变量的类型 —— 信号的类型 * * * * * 有了外部的封装，就相当于OOD中的“类”，可以进行实例化 * dut = device under test 端口命名法一劳永逸 * 边沿敏感事件表 电平敏感事件表 用于行为建模——”系统级着手考虑电路的整体架构已是设计人员通用的管理，这种凌驾于电路结构或数据流之上的设计方法更有利于重点考虑系统的功能和算法的功能。 * 不妨约定：/*　和 */使用不同层次语句的缩进，但注释的内容（除非一行能够写下），都顶格书写。 * LiQ 个人 习惯 十六进制 A,…,F全部用大写，进制表达用小写，x和z用小写 * 下划线 underscore 又有个”e”来捣乱，虽然编译的时候编译器会区分 * * * 标识符中忌讳用“$” 注意，但是 Module可以，但强烈不建议这样作 * RTL——寄存器传输级 * * #delayValue #(delayValue_rise, delayValue_fall, delayTurnoff) * * * * 2.2.1 间隔符和注释 间隔符包括 空格 、Tab、换行 及 换页符。 空格在文本中起一个分隔的作用，没有其它用处 ? 对于编译器来说没用，对于设计者来说大大有用！ 单行注释符用 // xxxxxxxxx 多行注释符用 /*-----------*/ 与C 语言一致! 不妨约定： 模块中不同功能的小节之间用空行隔开 不同层次的语句 行首的缩进不用空格，而用“Tab” task, function, case等代码块开始的关键词后，添加注释说明；模块的程序说明头… * 2.2.2 整数、实常数和逻辑值 Verilog 语言中常数可以是整数或实数 说明： 位宽指对应二进制数的宽度 数字可以是所选基数的任何合法的值，包括不定值 x 和 高阻值 z　。 表 达 方 式 说 明 举 例 位宽 ’进制 数字 完整的表达方式 8’8’hca 8’HCa 进制 数字 缺省位宽，则位宽由机器系统决定，至少32位 ’hca 数字 缺省进制为十进制，位宽默认为32位 202 ! * 2.2.2 （续） 例如： 8’ 8’b1100_1010, 8’hCA //单引号 4’b10x0, 12’dx // √ （仅在modelsim） 12’d2x // “err，X and Z values not allowed in decimal constants. ” “z”的另一种表达方式为“?” // case语句中易读，仁者见仁 ’b ’B ’d ’o 注意区别： 又如：打字机（Courier）字体 * 2.2.2 整数、实常数和逻辑值（续） 负数 负数在实现的时候，用补码表示 合法格式与非法格式 例如： -8’d5 //合法，5的补数用8位二进制表达 8’d-5 //非法，编译报错 * 用十进制表示的实常数，也可以用浮点数科学计数法表示 如：32e-4 （表示0.0032）