基于FPGA的数字匹配滤波器的设计.docVIP

基于FPGA的数字匹配滤波器的设计 　　摘要: 数字匹配滤波器(DMF)在通信和雷达接收机中应用广泛,文章分析了匹配滤波器的重要参数和电路基本结构,结合数字匹配滤波器在扩频系统中的应用,给出了基于FIR滤波器的IP核设计数字匹配滤波器和折叠数字匹配滤波器的FPGA实现方法。 　　Abstract: Digital Matched Filter (DMF) has more and more application in communication and radar receiver. The paper has analyzed the important parameter and basis circuit framework on matched filter. Finally, design of digital matched filter based on IP core of FIR filter and implementation of folded digital matched filter based on FPGA has been given in application of spread spectrum system. 　　关键词: 数字匹配滤波器;FIR匹配滤波器; 折叠匹配滤波器 　　Key words: digital matched filter;FIR DMF;folded DMF 　　中图分类号:TN91 文献标识码:A文章编号:1006-4311(2010)16-0164-02 　　 　　0引言 　　匹配滤波器在通信、雷达最佳接收机以及扩频通信中PN码捕获中被广泛应用,随着高速度FPGA器件的出现及相应EDA软件的成熟,基于FPGA的数字匹配滤波器(DMF)设计和实现成为研究热点[1]。与传统的声表面波匹配滤波器相比较, 数字匹配滤波器有着特殊的优点:处理增益高,可编程能力强,不存在固有噪声,没有噪声积累问题,而且处理信号的形式灵活。采用FPGA设计数字匹配滤波器,成本较低,体积减小,系统的整体性能很高。 　　1DMF重要参数 　　匹配滤波器的量化位数和抽样频率在数字匹配滤波器设计中是两个非常重要的参数,量化位数越多、抽样频率越高,匹配滤波器的性能越好,但硬件代价也越大,在实际应用下,应该实际根据情况二者都兼顾到。文献[1]对多比特量化DMF在高斯白噪声及单频干扰下的性能与模拟滤波器(量化无穷阶数滤波器)进行了比较,其结论是:在高斯白噪声下,当超过两比特量化时DMF 的输出信噪比,与模拟滤波器非常接近;在非相干固定振幅正弦波干扰下,量化阶数超过3比特时,输出信噪比将会有2dB 差距。所以如果在高增益扩频系统中DMF的相关长度较长,为避免硬件代价太大可采用3比特量化方案。这样在保证性能的同时,硬件规模将大大减少。假设在扩频系统中以4倍于码元速率采样率进行过采样。设计中PN码长为127,采用全周期相关,那么数字匹配滤波器的抽头系数有508个。对于 FPGA器件,可以通过下式计算所需资源数:占用触发器数=每个样点量化位数×过采样率×PN码序列位长。 　　2DMF的基本电路结构 　　2.1 直接型FIR匹配滤波器结构由于数字匹配滤波器的实现一般采用FIR滤波器结构,因此了解FIR滤波器的实现结构非常重要,FIR滤波器实现电路通常由三部分组成:延迟移位寄存器、乘法器和多输入加法器。每单元的延迟移位寄存器线都引出一个抽头,抽头的相乘系数就是PN 码序列值+1/-1,只是顺序上与发送端PN码序列相反。所有相乘的结果进行相加运算,当输入序列与移位寄存器的所系数匹配时输出达到最大值。这样一种匹配滤波器就是典型的FIR 滤波器,如图1所示。 　　2.2 倒置型FIR匹配滤波器结构直接型FIR结构的DMF要改变滤波器的相关长度非常不方便,且抽头数较多时,滤波器的等待时间长。倒置FIR结构可以克服上述缺点。在这种结构中,样值序列同时加到所有乘法器的输入端,乘法系数的设置正好与直接FIR结构的顺序相反,且加法器链的延迟替代了直接型FIR结构中延迟移位寄存器的作用。显然,倒置结构的等待时间小,相关长度的改变也非常方便,但对前级的带负载能力要求较高。由于乘法器系数仅为+1/-1,可以用加或者减的运算就可以代替实际意义上的乘法运算,所以加法器代替了乘法器,简化了电路。倒置型FIR匹配滤波器结构图如图2所示。 　　3数字匹配滤波器的FPGA设计 　　结合数字匹配滤波器在扩频通信系统中的应用,我们对基于FPGA的数字匹配滤波器进行设计,对于捕获较短PN码的匹配滤波器设计,在硬件资源充足的情况下,可以考虑采用直接型FIR或倒置型FIR滤波器结构来实现,在ISE9.1中带有的高性能的FI