第04章 组合逻辑电路3-5.pptVIP

4.3.5 算术运算电路 4. 3.5.1 半加器和全加器 4. 3.5.1 半加器和全加器 4. 3.5.1 半加器和全加器 4. 3.5.1 半加器和全加器 4. 3.5.1 半加器和全加器 4. 3.5.1 半加器和全加器 4. 3.5.2 多位数加法器 4. 3.5.2 多位数加法器 4. 3.5.2 多位数加法器 4. 3.5.2 多位数加法器 3. 超前进位集成4位加法器74LS283 3. 超前进位集成4位加法器74LS283 4. 超前进位加法器74LS283的应用 4. 超前进位加法器74LS283的应用 4. 3.5.3 减法运算 4. 3.5.3 减法运算 4. 3.5.3 减法运算 4. 3.5.3 减法运算 4. 3.5.4 集成算术/逻辑单元（ ALU）举例 * 4.3.5.1 半加器和全加器 半加器 全加器 4.3.5.2 多位数加法器 串行进位加法器 超前进位集成4位加法器74LS283 *超前进位产生器74182 4.3.5.3 减法运算 反码和补码 由补码完成减法运算 4.3.5.4 集成算术/逻辑单元举例 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 两个二进制数相加时，有两种情况：一种不考虑低位来的进位，另一种考虑低位来的进位。加法器也因此分为半加器和全加器。 半加器 全加器 两个4 位二进制数相加的过程: 1. 半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式 逻辑图 1 0 0 0 C 0 1 1 0 1 0 1 0 1 0 0 0 S B A 表4.5.1 半加器的真值表 C = AB 图4.5.1（b） 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 逻辑图 采用包围0的方法进行化简得 ： 逻辑图 2. 全加器（Full Adder） 全加器的真值表 逻辑表达式 逻辑图 3. 由两个半加器构成一个全加器 1.串行进位加法器----采用四个1位全加器组成 如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 低位的进位信号送给邻近高位作为输入信号，任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。 2.快速加法器、超前进位加法器 进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进入输入后来提供。 换言之，该电路能使每位的进位直接由加数和被加数直接产生，而无需等待与低位的进位信号，称之为“快速加法器”或”超前进位加法器”。 定义两个中间变量Gi和Pi ： Si= Pi ⊕ Ci-1 Ci= Gi＋Pi Ci-1 Gi= AiBi Pi= Ai⊕Bi ……产生变量 ……传输变量 2.快速加法器、超前进位加法器 进位信号的产生： Si= Pi ⊕Ci-1 Ci= Gi＋Pi Ci-1 C0= G0+P0 C-1 C1= G1+P1 C0= G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1= G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2= G3+P3 G2+ P3 P2 G1+ P3P2 P1G0 + P3P2 P1 P0C-1 逻辑图 4. 3.5.2 多位数加法器 74LS283逻辑框图 74LS283引脚图 4. 3.5.2 多位数加法器 例1 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 4. 3.5.2 多位数加法器 8421码输入 余3码输出 1 1 0 0 *例2. 用74283构成将8421BCD码转换为余3码的码制转换电路 。 8421码 余3码 0000 0001 0010 0011 0100 0101 ?? ?? +0011 +0011 +0011 CO 4. 3.5.2 多位数加法器 补码和反码的关系式 : N补=N反+1。 在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。 1