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FPGA功耗概念及低功耗设计 　　摘要：随着半导体行业的飞速发展和芯片工作频率的不断提高，芯片的功耗迅速增加，而功耗增加导致芯片发热影响设计的可靠性，增加了散热设计成本。因此，功耗已经成为电路设计中需要重要考虑的环节。本文围绕FPGA功耗的组成，从芯片静态功耗、设计静态功耗、设计动态功耗三个方面出发，分析影响FPGA功耗的因素。最后提出了FPGA低功耗设计方法 关键词：功耗、FPGA、低功耗设计 中图分类号：TP391 文献标识码：A 文章编号：1009-3044（2017）05-0226-02 Abstrat： With the rapid development of semiconductor technology and higher chip operating frequencies， power consumption of chip increases rapidly， leading to lower reliability and higher expenses on low power consumption design. Therefore， power consumption becomes an essential consideration in circuit design. Based on the composition and principle of FPGA power loss， this article analyzes the factors on FPGA power dissipation from three major aspects as follows： chip static power consumption， design static power consumption and design dynamic power consumption. Finally， this article provides some methods to reduce the power consumption of FPGA. Key words： power consumption， FPGA， Low power consumption design of FPGA 随着集成电路的飞速发展，人们对电子产品，尤其是便携式电子产品的需求越来越大。电子产品的集成度越来越高，运算速度越来越快，这使得设计者必须考虑功耗以延长电池的使用寿命和电子产品的运行时间。很多设计选择会影响到系统的功耗 1 FPGA功耗的组成 整个FPGA设计的总功耗由三部分组成：芯片静态功耗、设计静态功耗、设计动态功耗 芯片静态功耗：FPGA在上电后还未配置时，主要由晶体管的泄露电流所消耗的功耗。设计静态功耗：当FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其它部分电路的静态功耗。设计动态功耗：FPGA内设计正常启动后，设计的功耗；这部分功耗的多少主要取决于芯片所用电平，以及FPGA内部逻辑和布线资源的占用 2 功耗形成分析 芯片静态功耗由漏电流引起。漏电流是芯片无论上电或静止状态都一直存在的电流，来源于晶体管的三个极。它分两部分，一部分是来自源极到漏极的泄漏电流，另一部分来自栅极到衬底的泄漏电流。漏电流与晶体管的沟道长度和栅氧化物的厚度成反比。源极到漏极的泄漏电流是主要原因。MOS管在关断时，沟道阻抗很大，但只要芯片供电就存在源极到漏极的泄漏电流[1]。设计静态功耗是FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其他部分电路的静态功耗。设计动态功耗是FPGA内设计正常启动后，存储器，内部逻辑，时钟，I/O消耗的功耗。这部分功耗占总功耗的90%左右，因此降低设计动态功耗是降低整个系统功耗的关键因素 3 FPGA发热定量分析 4 FPGA低功耗设计 FPGA低功耗设计主要从两方面考虑：算法优化和FPGA资源使用效率优化 4.1 算法优化 首先肯定需要设计一种最优化的算法实现结构，设计一种最优化的结构，使资源占用达到最少，当然功耗也能降到最低，但是还需要保证性能，使FPGA设计在面积和速度上都能兼顾。比如在选择采用流水线结构还是状态机结构时，流水线结构同一时间所有的状态都在持续工作，而状态机结构只有一个状态是使能的，显而易见流水线结构的功耗更大，但其数据吞吐率和系统性能更优，因此需要合理选其一，使系统能在面积和速度之间得到平衡 另一个层面是具体的实现方法，设计中所有吸收功耗的信号当中，时钟是罪魁祸首。虽然时钟可能运行在100MHz，但从该时钟派生出的信号却通常运行在主时钟频率