太原理工大学eda课程设计-数字秒表.docx

课程设计课程名称： EDA技术与FPGA应用设计课设题目： 秒表实验地点：信息学院楼CPLD实验室专业班级：学 号：学生姓名：指导教师：张文爱 2016 年5月24日一、设计要求1、设计一个计时范围为0.01s-60min的数字秒表。2、计时器有6位显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分。3、设置一个启动信号和一个归零信号，以便秒表能随意停止及启动。4、计时到60分钟后，蜂鸣器响10声（实验中用led灯闪烁代替）。二、设计原理由频率信号输出端输出频率为100HZ的时钟信号，输入到0.0秒模块的时钟端clk，0.01秒模块为10进制的计数器，产生的进位信号count输入到下一级秒模块的时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将0.01秒、秒、分产生的计数通过置数/位选再通过显示模块实时显示。根据秒表的计时要求，秒表结构由以下几部分组成：1、4个十进制计数器，分别对应百分之一秒，十分之一秒，个秒和个分位。2、2个六进制计数器，分别对应十秒和十分位。3、分频器，产生100Hz的计时脉冲。4、显示译码器，完成BCD码到7段码的译码。5、显示控制模块，完成6个数码显示器的扫描显示控制。6、蜂鸣信号产生模块。用输入S控制产生“00”、“01”和“10”代表归零、启动信号、分别连接按键开关；CLK_50M代表计数时钟信号，同实验板上50MHz时钟源连接；蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入；7段码输出LED[6..0]接显示模块的段信号输入口。三、设计仪器1、PC机一台。2、CPLD/FPGA适配器板：标准配置Cyclone IV E EP4CE115F29C7接口板，下载接口是数字芯片的下载接口（DIGITALJTAG），主要用于CPLD/FPGA芯片的数据下载。3、实验箱四、设计过程 (一)子模块设计1、十进制计数器本实验中使用四个十进制计数器分别对应百分之一秒，十分之一秒，个秒和个分位。计数器从0000开始计数计数到1001时进位，自动清零并且通过count进位输出到下一个计数器的脉冲，从而触发下一个计数器工作。源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity count10 is port(clr,start,clk: in std_logic; cout: out std_logic; daout: out std_logic_vector(3 downto 0)); end count10; architecture Behavioral of count10 is signal temp:std_logic_vector(3 downto 0); begin process(clk,clr) begin if clr=1 then temp=0000; cout=0; elsif (clkevent and clk=1) then if start=1 then if temp=1001 then temp=0000; cout=1; else temp=temp+1; cout=0; end if; end if; end if; daout=temp; end process; end Behavioral;生成模块2、六进制计数器实验中使用2个六进制计数器，分别对应十秒和十分位。当对应秒位和分位十进制计数器计数到1001时触发六进制计数器从0000开始工作，直到0101，自动清零并且触发下一个计数器或者蜂鸣器。源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity counter6 is port(clr,start,clk: in std_logic; daout: out std_logic_vector(3 downto 0); cout: out std_logic); end counter6; architecture Be