第九章 【SoCVista】FPGA时序分析之Gate Clock.pdfVIP

Bruce Zhan 个人空间：/?uid/260 邮件：zhanbin.dsp@ 2009-2-26 Version 1-0-0 History: Version 1-0-0, released initiailly （一） FPGA 设计一条原则是尽量使用同步逻辑，即尽量整个设计中使用一个clock，而且该clock 尽量走全局时钟线，也就是不要在clock path 上加上逻辑，不要用“受控时钟” 。但是在有些 情况下，“受控时钟”难以避免，例如在用FPGA 进行验证ASIC 设计时，因为ASIC 为了low power 的要求，通常会使用逻辑控制时钟的开关。 如果对“受控时钟”不加以任何变换，其负面作用通常是通常会有hold timing 冲突。hold timing 问题不像setup timing 问题，不能靠依靠降低时钟频率解决；在ASIC 设计时解决hold timing 问题通常靠工具自动增加时钟树分支延迟，使时钟到目标寄存器的时间在建立-保持时间窗 内。 在FPGA 阶段，通常有几种办法： 1. 不理会hold timing 问题，这样可能有时编译出来的系统可以正常工作，有时候又不能工 作， 比较飘逸； 2. 手工将gate clock 等系统“异步”时钟改成同步时钟，办法就是将clock path 上的逻辑合并 到寄存器的数据输入端。 3. 使用synplify 将gate clock 转换为non-gate clock 4. altera quartus8.0 以上有转换gate clock 的功能，可以使用。 （二） synplify 把gate clock 转换为non-gate clock 的功能早已具有，这里先不讨论，下面主要试 试altera 的gate clock 功能。 （1）先试个简单的电路图， （2 ）打开菜单assignments-settings，在AnalysisSynthesis Settings 项，选More settings，打开如下图对话框， 注意将Auto Gated Clock Conversion 选项设置为：On。 还要写一个sdc 约束文件，因为要使用Auto Gated Clock Conversion 功能，必须使用 TimeQuest Timing Analyzer 作时序分析，并且在sdc 文件中定义所有的base clocks。 简单SDC 文件如下， ####################################################################### #### # # Generated by : Bruce Zhan # Purpose : To verify gate-clock conversion using quartus8.1 # Project : None # Revision : None # # Date : # ####################################################################### #### # ************** # **Time Information # set_time_format \ -unit ns \ -decimal_places 3 # **Create Clock 100MHz # set period 10.000 set period1 [expr $period*2] create_clock [get_ports i_clk] \ -name clk \ -period $period \ -waveform {0.000 5.000} 然后在Timing Analysis Settings 项下，作如下图设置， 记住要选中Using TimeQuest Timing Analysis during compilation。 然后开始编译。 （3 ）查看结果。 编译报告见下图， 上图表明有一个clock 被作了auto gated clock conversion 。 打开如下图菜单，查看电路图， Netlist 电路图如下， 如果不使能auto gated clock conversion，则电路图如下， 从上面两附图中可以看出gated clock