第7章_有限状态机的设计.ppt

第7章; 第7章 有限状态机设计;7.1 概述;7.1.1 关于状态机;Mealy(米立)型;Moore型有限状态机示意图;Mealy型有限状态机示意图;7.1.2 状态机的特点;(4)与VHDL的其他描述方式相比,状态机的VHDL表述丰富多样,程序层次分明,结构清晰,易读易懂,在排错、修改和模块移植方面也有其独到的特点。;(6)就可靠性而言,状态机的优势也是十分明显的。;7.1.3 状态机的基本结构和功能;状态机的两种基本操作：;7.2 一般有限状态机的设计;7.2.1 一般有限状态机的组成;2.时序进程;4.辅助进程;7.2.2 设计实例一【例7-1】模5计数器;2）明确状态分配关系;library ieee; use ieee.std_logic_1164.all; entity cnt5 is port(clk:in std_logic; y:out std_logic_vector(2 downto 0); co:out std_logic); end; architecture b1 of cnt5 is type state is (s0,s1,s2,s3,s4); signal c_state,n_state:state; begin reg:process(clk) begin if clkevent and clk=1 then c_state=n_state; end if; end process;;com:process(c_state) begin case c_state is when s0=n_state=s1; y=001; co=0; when s1=n_state=s2; y=010; co=0; when s2=n_state=s3; y=011; co=0; when s3=n_state=s4; y=100; co=0; when s4=n_state=s0; y=000; co=1; when others=n_state=s0; y=XXX; co=X; end case;end process;end;;例7-1状态机的状态转换图;7.2.2 设计实例二;REG:PROCESS (reset, clk) --时序逻辑进程 BEGIN IF reset=1 THEN --异步复位 current_state=st0; ELSIF(clk=1AND clkEVENT) THEN current_state=next_state; --当检测到时钟上升沿时转换至下一状态 END IF; END PROCESS; --由current_state将当前状态值带出此进程,进入进程COM;COM:PROCESS (current_state, state_inputs) --组合逻辑进程 BEGIN CASE current_state IS --确定当前状态的状态值 WHEN st0=comb_outputs=00; --初始态译码输出 IF state_inputs=00 THEN next_state=st0; --根据外部的状态控制输入“00”，在下一时钟后，进程REG的状态维持为st0 ELSE next_state=st1; --否则，在下一时钟后，进程REG的状态将为st1 END IF; ; WHEN st1=comb_outputs=01; --对应st1的译码输出“01” IF state_inputs=00 THEN next_state=st1;