第7章LPM参数化宏模块的应用.ppt

* 实 验 （1）实验目的：学习用VHDL设计波形发生器和扫频信号发生器，掌握FPGA对D/A的接口和控制技术，学会LPM_ROM在波形发生器设计中的实用方法。 实验8-3 波形发生与扫频信号发生器电路设计 （2）实验原理：如图8-16所示，完整的波形发生器由4部分组成： 首先是FPGA中的波形发生器控制电路，它通过外来控制信号和高速时钟信号，向波形数据ROM发出地址信号，输出波形的频率由发出的地址信号的速度决定；当以固定频率扫描输出地址时，模拟输出波形是固定频率，而当以周期性时变方式扫描输出地址时，则模拟输出波形为扫频信号。 实 验 实验8-3 波形发生与扫频信号发生器电路设计 波形数据ROM中存有发生器的波形数据，如正弦波或三角波数据。当接受来自FPGA的地址信号后，将从数据线输出相应的波形数据，地址变化得越快，则输出数据的速度越快，从而使D/A输出的模拟信号的变化速度越快。波形数据ROM可以由多种方式实现，如在FPGA外面外接普通ROM；由逻辑方式在FPGA中实现（如例8-30）；或由FPGA中的EAB模块担当，如利用LPM_ROM实现。相比之下，第1种方式的容量最大，但速度最慢；，第2种方式容量最小，但速度最快；第3种方式则兼顾了两方面的因素； D/A转换器负责将ROM输出的数据转换成模拟信号，经滤波电路后输出。输出波形的频率上限与D/A器件的转换速度有重要关系，本例采用DAC0832器件。 实 验 实验8-3 波形发生与扫频信号发生器电路设计 DAC0832是8位D/A转换器，转换周期为1μs，其引脚信号以及与FPGA目标器件典型的接口方式如附图1-15所示。其参考电压与＋5V工作电压相接（实用电路应接精密基准电压）。DAC0832的引脚功能简述如下： ILE（PIN 19）：数据锁存允许信号，高电平有效，系统板上已直接连在＋5V上。 WR1、WR2（PIN 2、18）：写信号1、2，低电平有效。 XFER(PIN 17)：数据传送控制信号，低电平有效。 VREF（PIN 8）：基准电压，可正可负，－10V～＋10V。 RFB（PIN 9）：反馈电阻端。 IOUT1/IOUT2(PIN 11、12)：电流输出端。D/A转换量是以电流形式输出的，所以必须如实验结构图NO.5C所示连接方式将电流信号变为电压信号。 AGND/DGND（PIN 3、10）：模拟地与数字地。在高速情况下，此二GND地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。 实 验 （3）实验内容1：根据示例例8-30，及以上的设计原理，完成波形发生器和扫频信号源的设计，仿真测试及实验系统上的硬件测试。 实验8-3 波形发生与扫频信号发生器电路设计 例8-30中的正弦波波型数据由64个点构成，此数据经DAC0832，并经滤波器后，可在示波器上观察到光滑的正弦波(若接精密基准电压，可得到更为清晰的正弦波形)。 硬件实验中注意DAC0832及滤波电路须接有+/-12V 电压。然后将实验系统左下角选择插针处用短路帽短路“D/A直通”，而“滤波1”，“滤波0”处通过短路或不接短路帽达到不同的滤波方式。将示波器的地与EDA实验系统的地相接，信号端与“AOUT” 信号输出端相接；建议CLK接clock0，由此50MHz频率，此频率扫描波形数据；CLK1接clock5，由此接“1024Hz”，此频率决定扫频速度；选电路模式1；KK接键8，当为高电平时，正弦波点频输出，11位输入数据DATA由键3、键2和键1控制，信号源的输出频率由此3键输入的12位二进制数决定，数值越大，输出频率越高；“FD0”时为最高频率；键8低电平时，正弦波扫频输出，扫频速度由clock5的频率决定。输向0832的8位数据由DD输出。 实 验 （4）实验内容2：在例8-30中插如一个LPM_ROM，将原例中的波形数据放在内部ROM中（利用本章第10节和第4章第3节介绍的方法，为例8-30定制波形数据ROM，并完成mif数据文件的编辑。必要时增加波形点数，以利低频输出时，仍保持良好波形。波形数据可由其它方式自动生成），然后重复以上的测试和硬件实验。 实验8-3 波形发生与扫频信号发生器电路设计 图8-16 波形发生器电路系统结构图 实 验 （5）思考题：如果CLK的输入频率是50MHz，ROM中一个周期的正弦波数据是128个，要求输出的正弦波频率不低于150KHz，0832是否能适应此项工作？为什么？ （6）实验报告：作出本项实验设计的完整电路图，详细说明其工作原理，叙述例8-30的工作原理，以及基于LPM_ROM的VHDL电路设计的详细内容和测试、实验内容。 实验8-3 波形发生与扫频信号发生器电路设计 【例8-30】 L