基于低成本FPGA 的高精度DPWM 设计与实现.PDF

基于低成本 FPGA 的高精度DPWM 设计与实现 陈志杰 陈宗祥 惠琪 葛芦生 安徽工业大学电力电子与电力传动重点实验室，马鞍山 243002 Email ：lsge@ 摘 要 本文提出了一种在低成本 FPGA 上实现高精度 DPWM(Digital Pulse Width Modulation) 的方法。 该方法利用了 FPGA 中的锁相环PLL(Phase Locked Loop) 的倍频相移功能，以及高频计数和比较模块。本文论 述了各个模块的原理与实现方法，并采用 Altera 公司出品的低成本 FPGA——Cyclone-II ，成功实现了开关频 率为 1MHz 条件下的 9 位 DPWM 分辨率，其最小可调精度达到 2ns 。本文最后通过仿真及实验进行了验证。 关键词 FPGA DPWM PLL 高精度 1 引言 近年来，数字控制多应用于开关电源SMPS(Switched Mode Power Supplies)[1-7] 。其关键原因在 于，数字控制相对于模拟控制有很多优势。例如，高频DPWM技术可以大大缩小DC-DC变换器中 无源元件的体积，从而实现便携式的需求。同时，数字控制具有可编程能力，可以通过编程灵活的 改变以及实现更复杂的控制策略。 数字控制是利用DPWM来产生开关电源的控制信号。开关电源输出电压的精度越高，要求 DPWM 的分辨率就越高。可以说，DPWM 的分辨率直接决定了输出电压的精度。随着技术的发展， ADC 的分辨率已经不是数字控制的主要问题。但如果DPWM 的分辨率低于ADC 的分辨率，便会使 开关周期受到限制[8-9]。 虽然DPWM可以使用计数器和比较器的方法来简单实现，但这种方法的弊端在于，随着DPWM分 辨率的提高，所需的系统时钟频率会要求提高的更多。为了达到开关频率f sw ，需要N位的DPWM ， N 而此时的时钟频率需要到达 2 f· sw才能满足系统要求。对于现在的开关电源而言，显然是难以满足 的。例如，系统的开关频率达到了 1MHz，需要DPWM 的分辨率达到 10 位，此时要求时钟频率需 要达到 1GHz。这样不但会造成设计的困难，还会增加系统的损耗，影响系统效率。 为了克服以上问题，本文提出一种基于低成本FPGA——Cyclone-II产生高精度DPWM 的方法。这 种方法利用FPGA 中PLL 的倍频移相技术，结合计数比较模块，在系统外部输入时钟为 50MHz、开 关频率为 1MHz的情况下，得到分辨率可达 9 位的DPWM 。文章论述了产生高精度DPWM 的各部 分结构的工作原理以及最终的实现方法，并给出了基于Quartus-II仿真的实验结果。 2 高精度DPWM 的结构与原理 高精度DPWM 的结构如图 1 所示。该DPWM结构由三部分组成：PLL倍频移相模块、低精度DPWM 产生模块以及最终产生高精度DPWM 的延迟线模块。 2.1 PLL倍频移相模块 PLL倍频移相模块的内部结构如图 2 所示。PLL模块是Altera 的FPGA所特有的，和传统的锁相环一 样，属于模拟电路。通过PLL可以对输入的时钟进行倍频和移相，从而得到多路输出。 国家自然科学基金项目（资助号） 针对输入时钟频率的不同，可以设置整数及分数倍倍频。同时，PLL 还可以对其输出时钟进行相 位延迟的设置。 图 1 高精度 DPWM 内部结构 图2 PLL 倍频移相模块内部结构 以 Cyclone-II 系列 FPGA 为例，输入时钟为 50MHz，倍频系数设为 8/5，此时的输出频率为 80MHz，Cyclone-II 系列的 FPGA ，其PLL 都有三路输出，可以将三路输出相位设置成 0°、90°、 180°，从而得到三路频率均为 80MHz，相位各延迟 90°的输出时钟。 在本设计中，要求DPWM 的分辨率达到9 位，除去 2 位的LSB ，由PLL提供的内部时钟频率f clk 应达到 29-2=128MHz 。由于要得到四路输出，所以需使用 2 片PLL 。通常Cyclone-II 系列的FPGA 中集成了 4 片PLL 。另外，值得注意的是PLL 的输入是固定的，必须是外部时钟