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UESTC光电信息学院 陈德军 第7章时序逻辑设计原理 UESTC光电信息学院 陈德军 * 第七章 时序逻辑设计原理 时序逻辑的基本知识 触发器 时序逻辑的分析 时序逻辑的设计 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 组合逻辑与时序逻辑的区别 Combinational logic circuit: output depend only on its current inputs, no feedback circuit, no memory device. Sequential logic circuit：output depend not only its current inputs, but also on the past sequence of inputs, possibly arbitrarily far back in time, the logic circuit have feedback and memory. 即刻输入决定即刻输出 组合逻辑+历史信息 x S CI Y CO x0 y0 s0 Co0 x S CI Y CO x1 y1 s1 Co1 CI CI1 … CI2 x S CI Y CO xn yn sn con CIn Co（n-1） Co x S CI Y CO xi yi si coi CO Design a n-bit full adder using iterative circuit Design a n-bit full adder using sequential circuit memory feedback 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 组合逻辑与时序逻辑的区别 t时刻 t时刻 Current inputs outputs logic Combinational logic Sequential logic Current inputs t时刻 State before the current one t-1时刻 outputs t时刻 Current state t时刻 Sequential logic I/O of sequential logic circuit 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 时序逻辑中的状态和状态变量 State variable：任意时刻的值都包含了为确定电路未来行为而必须考虑的所以历史信息，是一个二进制变量，对应着一个时序电路中的逻辑信号； state：状态变量的集合 Outputs of filp-flop 时序逻辑的体现——state machine Finite state machine：状态的个数是有限的，而非无限的时序逻辑（状态机） 0 1 2 3 4 5 State diagram states State variables Q2Q1Q0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 编码 State machine 触发器s的输出 一个触发器就是一个1位的状态机, 触发器是构成时序状态机的基本器件 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 时钟 CLOCK PULSE The state changes of most sequential circuits occur at times specified by a free-running clock signal Clock Pulse Clock tick (时钟触发沿) 1、positive edge: state change occur at rising edge 2、negative edge: state change occur at falling edge Clock period (时钟周期) Clock frequency (时钟频率) Duty cycle (占空比) 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 时钟 CLOCK PULSE CP CP Rising edge Falling edge Clock is active high：state change occur at clock’s rising (positive) edge Clock is active low: state change occur at clock’s falling (negative) edge 一般状态机在时钟触发沿来临时引入状态更新 并且在一个时钟脉冲内状态只更新一次 触发沿来临的 时刻就是状态 更新的时刻 触发沿:Clock tick 第7章之时序逻辑基础 UESTC光电信息学院