众核处理器核级冗余拓扑重构算法研究.docVIP

　　众核处理器核级冗余拓扑重构算法研究 第一章 绪论 1.1课题研究背景 在不采用任何冗余技术时,IBM 的 Cell 处理器其成品率只有 10%-20%[4]。因此,如何提高芯片成品率已成为产业界和学术界的热点问题[5]。传统依据摩尔定律，通过提高单芯片工作频率和密度来提高单处理器性能的方法使得芯片的结构越来越复杂，互联线相对延迟越来越大，同时功耗也越来越大并可能接近单芯片功耗的极限。单核处理器性能的增长越来越受到三个物理规律的限制：一、功耗；二、互连线延迟；三、设计复杂度。 (1)功耗：晶体管是通过翻转的方式来提供信息计算的，晶体管的翻转会消耗一定的能量同时会产生一定的热量。随着晶体管翻转速度的越来越快势必会消耗越来越多的能量同时也必定产生越来越多的热量。但由于芯片散热能力的局限性，当芯片发热超过芯片散热能力时，芯片将可能被烧毁。因此，传统的简单提高单处理器工作频率的方法不再有效；更好的方法是在单芯片上集成更多的相对较慢的处理器核通过并行工作来提高处理器的整体性能[6]。 (2)互连线延迟：芯片上成千上亿个晶体管要工作就需要使用互连线把它们相连，互连线的主要工作是负责在不同的晶体管之间传递信息。在晶体管频率很低时，不需要考虑互连线的延迟问题。但是，随着晶体管频率越来越高，晶体管的运算速度也相对会越来越快，而互连线的延迟并不随之变小，这时互连线延迟就成为了晶体管计算的一个瓶颈[7]。为了克服互连线延迟，最好的办法就是在单个芯片上集成多个相对较小的处理核心，这样就可以使用核间的芯片局部通信代替大量的原来单核内的芯片全局通信[8-9]。 . 1.2论文研究动机及意义 如前所述，成品率低下一直是众核处理器所面临的一个严重问题，如果众核处理器在设计和生产阶段不采取任何错误冗余技术，那么众核处理器的成品率只有 10%-20%[4]。而集成电路生产厂商的收益越来越依赖于芯片的成品率上，因此通过错误冗余技术来提高芯片的成品率越来越重要，并且已经被业界广泛研究。在众核处理器上，相比于对每一个处理核提供微体系结构级冗余，使用核级冗余的方法将成为更高效的缺陷容忍方法。随着芯片上集成的处理器核数量的不断增加，单个处理器核心占整个芯片面积的比例越来越小，同时也越来越便宜；与微体系结构级的冗余相比，使用核级冗余将带更多的收益。目前，针对众核处理器的错误冗余技术，基本都采用核级冗余技术。因此，针对众核处理器的核级冗余拓扑重构技术进行研究，具有较强的学术、经济和社会意义： (1)学术意义：众核处理器核级冗余拓扑重构问题实质上是一个二次分配问题，属于 NP 难问题，无法找到确定的具有多项式时间复杂度的最优解。解决 NP难问题通常的办法是采用近似算法或启发式算法对其求得次优解。而针对众核处理器核级冗余拓扑重构的要求，我们可以根据具体的优化目标，如 NoC 距离参数、NoC 拥塞参数、可靠性等，抽象出特定的二次分配问题实例并提出相应的算法，在一定程度上为二次分配问题在特定领域的求解提供参照，具有一定的学术价值。 (2)经济意义：芯片的成品率直接决定了生产厂商的利润，在多核及众核处理器设计和生产阶段通过使用核级冗余技术可以提高芯片成品率，同时也提高了芯片生产厂商的利润。所以，本课题的研究成果具有较强的经济价值。 . 第二章 众核处理器的结构及性能参数 2.1 NoC 片上网络拓扑结构介绍 随着半导体制造工艺技术的不断发展，现在已经进入纳米时代，在单个处理器芯片上集成上亿个晶体管已经成为现实。单核芯片的体系结构已经无法有效的应对如此庞大数目的晶体管，因此一系列针对多核及众核处理器的技术的研究成为了当前的热点[49,50]。目前，多核片上系统（Multi-Processor Systems-on-Chips，MPSoCs）通常使用的互连结构是片上总线和交叉开关两种。但随着片上处理器核数目的不断增加和核间数据通信需求的增长，原有的以处理速度为中心的互连结构已经无法满足当前多核以及众核处理器上核间的通信需求。为此，业界借鉴计算机网络的互连思想并将其移植到片上通信中，即在多核及众核处理器的片上核间通信采用分组路由的方式，这种通信方式被称为片上网络（NetD 的众核通用处理器大多采用同构架构。异构众核处理器在技术与实现上较为复杂，但其优点是可以针对不同的应用需求采用不同类型的处理核心，这样就可以使处理器发挥较高的性能和效能,异构众核处理器多用于嵌入式领域。众核处理器IP核之间的互联方式一直都是业界研究的一个热点问题,现有的众核处理器 IP 核之间的互联方式主要有 3 种典型结构:对称结构、不对称结构以及 2D-Mesh 网格结构；其分别代表的众核处理器是:Hydra、Cell 和 RAIPS 处理核心，MIPS 处理核心间通过总线机构共享芯片上的二级缓存、存储器端口和 I/