逻辑锁定和时序约束在高速数据采集中的应用.pdfVIP

第6卷 第3期 信 息 与 电 子 工 程 Vo1．6，No．3 2008年6月 INFORMATION AND ELECTRONIC ENGINEERING Jun．，2008 文章编号：1672·2892(2008)03·0187·04 逻辑锁定和时序约束在高速数据采集中的应用 王志莹，王子斌 (电子科技大学 自动化工程学院，四川 成都 610054) 摘 要：基于 Altera现场可编程门阵列的逻辑锁定设计方法可提高复杂系统设计时的效率， 在设计整合时，能更好地继承各个模块的实现结果；约束编辑器提供了指导Quartus II软件对设计 进行时序收敛的一种手段。介绍了如何利用这两种设计方法对数字存储示波器中高速数据存储电 路性能进行优化，并完成了4个相位不同，频率为250 MHz的数据通道的l GHz数据流的存储。 关键词：Ahera现场可编程门阵列；Quartus II软件；逻辑锁定；约束编辑器；时序收敛 中图分类号：TN431．2 文献标识码：A LogicLock and Timing Constraints Implemented on High-Speed Data Acquisition System WANG Zhi-ying，WANG Zi-bin (School of Automation，UESTC，Chengdu Sichuan 610054，China) Abstract：The LogieLoek method based on Ahera FPGA can highly improve design efficiency of complex system．The performance of each module can be preserved during system integration．The Assignment Editor in Quartus II supports various constraints including timing closure．The paper discusses how to use these two methods implementing performance optimization on high-speed data storage of a digital storage oscillograph． Key words：Altera FPGA；Quartus II；LogieLoek；Assignment Editor；timing closure 随着高性能和高密度现场可编程门阵列(Field Programmable Gate Array，FPGA)的不断出现，并且被广泛应 用于电子设计的各个领域，越来越多复杂系统的核心电路使用FPGA实现，同时对设计的复杂度和性能指标要求 越来越高。如何保证设计稳定可靠和提高设计的性能，是当前 FPGA设计的关键。 针对上述问题，讨论了如何在Altera EP1C6Q240C8上，利用开发工具Quartus II提供的LogieLoek功能(逻 辑锁定)和Assignment Editor(约束编辑器)，对数字存储示波器系统中数据采集控制及存储电路进行优化。 l 系统结构 数据采集存储系统结构如图l所示。4 个AD均工作在250 Msps，转换精度8位。 利用 4个不同相位的采样时钟，分别为 0。 相位(ADC CLKP0)、90。相位(ADC CLKP 90)、