第6章用户定义的原语.PDFVIP

下载 第6章 用户定义的原语 在前一章中，我们介绍了Verilog HDL 提供的内置基本门。本章讲述Verilog HDL指定用户 定义原语U D P 的能力。 U D P 的实例语句与基本门的实例语句完全相同，即 U D P 实例语句的语法与基本门的实例 语句语法一致。 6.1 UDP的定义 使用具有如下语法的U D P说明定义U D P 。 p r i m i t i v e U D P _ n a m e (OutputName, List_of_inputs) O u t p u t _ d e c l a r a t i o n L i s t _ o f _ i n p u t _ d e c l a r a t i o n s [R e g _ d e c l a r a t i o n] [I n i t i a l _ s t a t e m e n t] t a b l e L i s t _ o f _ t a b e l _ e n t r i e s e n d t a b l e e n d p r i m i t i v e U D P 的定义不依赖于模块定义，因此出现在模块定义以外。也可以在单独的文本文件中 定义U D P 。 U D P 只能有一个输出和一个或多个输入。第一个端口必须是输出端口。此外，输出可以 取值0 、1或x(不允许取z值) 。输入中出现值z以x处理。U D P 的行为以表的形式描述。 在U D P 中可以描述下面两类行为： 1) 组合电路 2) 时序电路(边沿触发和电平触发) 6.2 组合电路UDP 在组合电路U D P 中，表规定了不同的输入组合和相对应的输出值。没有指定的任意组合 输出为x。下面以2 - 1 多路选择器为例加以说明。 p r i m i t i v e MUX2x1 (Z, Hab, Bay, Sel) ; o u t p u t Z; i n p u t Hab,Bay, Sel; t a b l e // Hab Bay Sel : Z 注：本行仅作为注释。 0 ? 1 : 0 ; 1 ? 1 : 1 ; ? 0 0 : 0 ; ? 1 0 : 1 ; 0 0 x : 0 ; 50 Verilog HDL 硬件描述语言 下载 1 1 x : 1 ; e n d t a b l e e n d p r i m i t i v e 字符?代表不必关心相应变量的具体值，即它可以 是0 、1或x 。输入端口的次序必须与表中各项的次序 匹配，即表中的第一列对应于原语端口队列的第一个 输入 ( 例子中为 H a b ) ，第二列是 B a y ，第三列是 S e l 。 在多路选择器的表中没有输入组合 0 1x项(还有其它一 些项 ) ；在这种情况下，输出的缺省值为 x( 对其它未 图6-1 使用U D P构造的4 - 1多路选择器 定义的项也是如此 ) 。 图6 - 1为使用2 - 1 多路选择器原语组成的4 - 1 多路选择器的示例。 m o d u l e MUX4x1 (Z, A, B, C, D, Sel) ; i n p u t A, B, C, D; i n p u t [2:1] S e l ; o u t p u t Z; p a r a m e t e r tRISE = 2, tFALL = 3; MUX2x