1.25～3.125 Gbs连续数据速率CDR设计 Design of 1.25-3.125 Gbs Continuous-Rate CDR Circuits.pdfVIP

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2017-08-03 发布于上海
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1.25～3.125 Gbs连续数据速率CDR设计 Design of 1.25-3.125 Gbs Continuous-Rate CDR Circuits.pdf

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集成缝鎏始捻多D|嘲∞andDt删岫柚咖oflc伊_ doi：10．3969／j．issn．1003—353x．2010．11．016 1．25～3．125 Gb／s连续数据速率CDR设计矫逸书，周玉梅，蒋见花，吴斌 (中国科学院微电子研究所，北京100029) 摘要：设计了一款工作速率为1．25—3．125Gb／s的连续可调时钟数据恢复(CDR)电路，可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构。使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求，提出一种新型半速率采样判决电路，利用电流共享和节点电容充放电技术，数据速率为3．125Gb／s时，仅需要消耗 mm2，功耗98mw，测试结果表明，时钟 50肛A电流。芯片采用0．13肛m工艺流片验证，面积0．42 数据恢复电路接收PRBS7序列时。误码率小于10_12。关键词：时钟数据恢复；锁相环；高速采样器；判决电路；采样电路中图分类号：TN432文献标识码：A of1．25—3．125Gb／sContinuous-RateCDRCircuits Design Jiao Jianhua，WuBin Yishu，Zhou Yumei，Jiang (InstituteMicroelectronicsChinese 100029，China) of of of AcademyScience，Beijing Abstract：A variableclockanddata at 1．25— continuously recovery(CDR)circuitoperating 3．125Gb／swas was tothe ofvariouscommunication introduced，which applicabledesignrequirements CDRwiththe basedonthedual clockcould the standards．The phaseinterpolator loop optimizejitter WaS and newhaft-rate anddecisioncircuit to the phase proposedoptimize suppression tracking．A sampling low andlow acurrent andnode power capacitorcharge-dischargetechnique， consumptionnoise．Usingsharing whenthe rateis3．125 currentis 50 circuitWasfabricatedin0．13