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将外部IP导入 LabVIEW FPGA 发布日期: 七月 28, 2011 | 0 评级 | 0.00 out of 5 概览 通过将第三方IP 集成到NI LabVIEW软 件，您能使用许多的 针对Xilinx现 场可编程门整列 （Field- programmable gate arrays, FPGA）进行优化 的算法，在实现高性 能的同时提高代码重 用度。 LabVIEW FPGA模块提供两 种方法用来实现外部 代码的导入：组件级 IP （Component- Level Intellectual Property, CLIP）节点和 IP集成节点。本白 皮书将讨论这两种方 法。 目录 1. CLIP节点介绍 2. 在FPGA应用中使 用CLIP 3. IP集成节点介绍 4. CLIP和IP集成 节点的区别 5. 相关资源 1. CLIP节点 介绍 CLIP节点是一种 用于将已有的 FPGA IP导入LabVIEW FPGA硬件的同时通过LabVIEW FPGA程序框图与它进行通 讯的框架。一旦导入 成功，相对于 LabVIEW FPGA，IP可以 独立地、并行地运 行。IP既能以原始 VHDL的形式也能 以诸如电子设计交换 格式 (Electronic design interchange format, EDIF)网表等中 间文件的形式存在。 这一功能要求使用者 具有一定数字电路设 计经验和VHDL的 基本知识，因为所导 入的IP通常是一种 底层的硬件描述语言 (Hardware description language, HDL)。 对于不同的FPGA 目标，其所支持的 CLIP也不同。请 参考目标硬件的的定义文档获取关于CLIP支 持的信息。部分 FPGA目标可支持 以下一种或者两种类 型的CLIP： 用户定义的 CLIP—导入 VHDL代码，直接 与FPGA VI进 行通讯。 套接字CLIP—导 入VHDL代码，直 接和不与 LabVIEW FPGA模块关联的 一个FPGA VI 以及FPGA引脚进 行通信。一些 FPGA目标在 FPGA中定义了一 个您可以插入套接字 CLIP的固定式 CLIP套接字。 图1. 在由使用者定义的 CLIP节点中导入 VHDL代码可以与 一个FPGA VI 进行通讯；反之，一 个套接字CLIP节 点允许IP同时连接 到FPGA VI和 可用FPGA引脚。 获取最新的信息，请 参考标题为使用VHDL代码作 为组件级IP （FPGA模块）的LabVIEW FPGA模块帮助。 2. 在FPGA应 用中使用CLIP 以下步骤概述了在一 个FPGA 应用中 使用CLIP的过 程： 1. 创建或者获取IP。 2. 在FPGA目标属性 中声明CLIP以及 定义IP接口。 3. 将CLIP添加到项 目中。 4. 在一个FPGA VI中使用 CLIP。 创建或者获取IP 要将CLIP添加到 一个FPGA目标 中，您必须提供 VHDL代码形式的 IP以编译成 FPGA对象。您能 使用以下方式提供 VHDL代码：: 创建VHDL代码。 通过其它的硬件描述 语言（HDL）创建 您自己的可兼容IP 核心，例如通过 Xilinx CORE Generator 利用Verilog 进行创建。 从Xilinx或合 作伙伴那购买IP核 心。 注意 ：在 LabVIEW FPGA的 CORE Generator IP选板中有超过 50种 Xilinx IP 模块，无需使用 CLIP或IP集成 节点导入IP模块您 就能将其集成到您的 LabVIEW FPGA VI的数 据流中。 了解如何使用Xilinx CORE GeneratorIP 选板提高IP的重用 度。 在使用CLIP节点 时，需要特别注意的 是LabVIEW FPGA所支持的数 据类型以及如何将它 们转换为VHDL数 据类型。如果您的 IP使用的逻辑向量 并不不是表一中所列 的数据类型之一，您 必须编写一个 VHDL外层程序来 对标准 LabVIEW类型 进行扩展、缩短或者 分解，从而符合IP 的数据宽度。 请参考LabVIEW FPGA模块帮助，获取更多 关于您IP的注意事 项，包括使用外部时 钟 、交叉时钟域、使用同步寄存器、 执行异步重置，以及 使用约束和层次条 件。  FPGA 模块数据 类型 VHDL数据类型