EDA期末试题参考.pdf

2 2 集成电路EDA 技术（A ） 学年 学期 课程考试试题 拟题学院（系）: 信息科学技术学院 拟题人: 适 用 专 业: 集成电路设计与集成系统 校对人: （答案写在答题纸上，写在试题纸上无效） 20 2 一、 选择题（共 分，每小题 分） 1、在集成电路设计中，下列哪款工具软件属于APR工具软件____________。 A) Silicon Ensemble B)Design Compiler C)ModelSim D) VerilogXL 2 、在集成电路EDA 技术发展的几个阶段中，在_______ 阶段开始采用平面规划和可测 性综合设计方法来提高集成电路设计性能。 A) CAD B)CAE C)EDA D)SoC 3、集成电路设计的最终输出是______ ，通过制版和工艺流片可得到所需的集成电路。 A)门级网表 B)掩膜版图 C) HDL描述 D)SDF文件 4 、下列关于Synopsys 的“.db”格式描述错误的是 。 A ）所有synopsys 工具都支持和共享一种内部共同结构称为“.db”格式。 B ）可以方便的使用通用文本编辑器打开或修改db 格式的文件。 C ）.db 文件可以表示文本数据、RTL 级代码、映射后门级网表和synopsys 库。 D ）.db 文件可以包含施加在设计中的任何约束。 5、关于Synopsys DC 工具中read 与analyzeelaborate 的说法中，错误的是_______ 。 A ）都支持Verilog HDL 和VHDL 代码 B ）.pla 格式文件可以先用Analyze 进行分析，并保存分析结果 C ）Read 支持的代码格式多 D ）读入网表和预编译好的设计建议使用READ 6、下列_____命令可以列出工艺库中的各项参数(包括工作环境) A ）report_lib B ）set_operating_conditions C ）report _operating_conditions D ）list_lib 7、setup time 和hold time 是DC 时序约束的基础，请问下图中标注的X1 是 。 A ） setup time B) hold time C) Data Arrival Time D) Clock Arrival Time 8、关于Load ，下列说法错误的是________ 。 A）一个buffer，从前级看过来是一个load（capacitance）。 B）电路的负载能力是下一级load（即电容）的总和。 C）负载能力大，说明能驱动下级的器件就很多。 D）大器件是大电容，大电阻，而小器件是小电容，小电阻。 9、下表是使用report_lib 命令给出的部分报告结果，根据表内的内容，请问一般工况下 的温度和电压为 。 A)25℃和3.0V B)125℃和3.0V C)0℃和3.6V D)25℃和3.3V Operating Conditions: Name Library Process Temp Volt Interconnect Model WCCOM tcb773stc 1.30 125.00 3.00 worst_case_tree NCCOM tcb773stc 1.00 25.00 3.30 balanced_tree BCCOM tcb773stc 0.76 0.00 3.60 best_case_tree 10、下面的____格式文件称为库交换格式文件，该文件包含了工艺的技术信息、