加法器课程设计报告.doc

成 绩 评 定 表 学生姓名 班级学号 专 业 课程设计题目 四位二进制同步加法器(缺0000,0001,0100,0101) 评 语 组长签字： 成绩 日期 20 年 月 日  课程设计任务书 学 院 专 业 学生姓名 班级学号 课程设计题目 四位二进制同步加法计数器(缺0000,0001,0100,0101) 实践教学要求与任务: 1.了解数字系统设计方法。 2.熟悉ISE仿真环境及VHDL下载。 3.熟悉Multisim仿真环境。 4.设计实现四位二进制同步加法计数器（缺0000,0001,0100,0101） 工作计划与进度安排: 第一周:熟悉Multisim及Xilinx及Xilinx ISE环境，练习数字系统设计方法 第二周:(1)在ISE环境中仿真实现四位二进制同步加法计数器（缺0000,0001,0100,0101）。 (2)在Multisim环境中仿真实现四位二进制同步加法计数器（缺0000,0001,0100,0101） 指导教师： 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 目录 一、课程设计目的 1 二、设计框图 1 三、实现过程 1 1、Xilinx ISE10.1实现过程(VHDL) 1 1、1、建立工程 2 1、2、调试程序 4 1、3、波形仿真 5 1、4、引脚锁定与下载 7 1、5、仿真结果分析 10 2、Multisim10实现过程(电路设计) 10 2、1、设计原理 10 2、2、基于Multisim的设计电路 13 2、3、虚拟观察的波形 14 2、4、仿真结果分析 14 四、设计总结 15 五、参考文献 15 课程设计的目的 1.了解数字系统设计原理及方法。 2.熟悉Xillinx ISE仿真环境及VHDL下载。 3.熟悉Mutisim仿真环境。 4.设计实现（四位二进制加法计数器（缺0000,0001,0100,0101））。 二、设计框图 输入计数器脉冲CP C送给高位的进位信息 由题目可知，无效状态为0000、0001、0100、0101根据二进制递增计数的规律，可看出状态图如图1所示。 0010 0011 0110 0111 1000 1001 1111 1110 1101 1100 1011 1010 图1 状态图 三、实现过程 1、Xilinx ISE10.1实现过程(VHDL) 代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity count16 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count16; ARCHITECTURE Behavioral OF count16 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r=0 then count=1111; elsiF cpEVENT AND cp=1 THEN if count=1111 THEN count =0010; ELSE count = count +1; if count=0011 THEN count =0110; ELSE count = count +1; END IF; end if; END PROCESS; q= count; end Behavioral; 1、1、建立工程 File——〉New Project；Project Name：hll（例：hll）; Project Location：工程保存的位置（例：F：0603060x\hll）；next——……——next直至finish。 1、2、调试程序 右击xc95108-15pc84，选