并行通信接口-微机原理与接口技术.docVIP

第章 并行接口1并行接口概述并行通信时数据的各个位同时传送，可以字或字节为单位并行进行。通信速度快，但用的通信线多、成本高，故不宜进行远距离通信。计算机或PLC各种内部总线就是以并行方式传送数据的。? 74LS244/254三态缓冲器,74LS273/373锁存器；可编程接口电路有 Intel8255A等。 8.1.1 典型的双向并行接口与外设连接典型的双向并行接口与外设连接1.并行接口与CPU的连接 　(1)数据总线:是CPU与并行接口进行数据交换的通道。 　(2)读出写入信号线:控制数据流向,确定操作是读还是写。　(3)复位线,准备好状态线:并行接口数据准备就绪。 　(4)中断请求线:并行接口向CPU进行中断请求。　(5)地址译码电路:进行选择不同的接口电路,选择接口电路内部不同的寄存器。2.并行接口与外设的连接, 见图1。 　　 (1)输入设备:数据输入线,设备数据准备就绪状态线和接口接收数据回答线(2)输出设备:数据输出线,接口数据准备就绪状态线和外设接收数据回答线3.并行接口　(1)控制寄存器:接收CPU发来的控制命令(2)数据输入缓冲器,数据输出缓冲器:进行数据的输入,输出(3)状态寄存器:提供接口电路工作状态供CPU查询 图 8.1 并行通信 8.1.2 并行接口的工作原理1. 并行接口输入数据的过程 外设将数据送到数据输入线，通过输入数据准备好 状态线通知并行接口取走，接口将数据锁存到输入缓冲器，通过“数据输入回答” 线通知外设，接口数据缓冲器已满，不要再送数据，接口在其内状态寄存器 的相应位置 1，便于CPU 查询和接口向CPU 发中断请求之用。CPU从接口将数据取走后，接口将数据输入准备好、数据输入回答信号清除，以便外设输入下一个数据。 2. 并行接口输出数据的过程 　　接口数据输出缓冲器空，数据输出准备好状态线送 1，收到CPU 发的数据，将之复位清0，数据通过数据输出线送外设，由数据输出准备好线通知外设取数据。1.3 并行接口的功能 1. 两个或两个以上的具有锁存器或缓冲器的数据端口； 2. 每个数据端口都具有与CPU用应答方式交换信号所必须的控制和状态信息，也有与外设交换信息所必须的控制和状态信息； 3. 通常每个数据端口有能用中断方式与CPU交换信息所必须的电路； 4. 片选和控制电路； 5. 可用程序选择数据端口、选择端口的数据传送方向，选择与CPU交换信息的方法。 8.2 可编程的并行接口芯片8255A2.1 并行接口8255A的内部结构 图8.2 8255A的内部结构 1. 8255A与微处理器连接的信号线 D7～D0：数据线，三态双向 8 位，与系统的数据总线相连。 CS：片选信号，低电平有效。由系统地址线译码产生，低电平有效。地址信号A1、A0经片内译码产生四个有效地址分别对应A、B、C三个独立的数据端口与一个公用的控制端口（内部控制寄存器）。在实际应用中，A1、A0通常接到系统地址总线的A1、A0。 WR：写信号，低电平有效。为低电平时，CPU可以向 8255A写入数据或控制字。 RD：读信号，低电平有效。为低电平时，允许CPU从8255A读取各端口的数据和状态。 A1，A0：端口地址选择信号。用于选择 8255A的 3 个数据端口和一个控制端口。A1A0＝00 选择 A口，A1 A0＝01 选择 B 口，A1 A0＝10 选择 C 口，A1 A0＝11 选择控制口。 RESET：复位信号，高电平有效。为高电平时，8255A 所有的寄存器清 0，所有的输入/输出引脚均呈高阻态，3 个数据端口置为方式 0 下的输入端口。 CPU对8255各端口进行读写操作的信号关系如表8-1所示。 表8-1 8255各端口读写操作的信号 CS A1 A0 RD WR 操作 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 1 1 1 0 0 0 0 读A口 读B口 读C口 写A口 写B口 写C口 写控制寄存器 2. 8255A与外部设备连接的信号线是A、B、C三个端口，其内各有8条端口I/O线，PA7～PA0，PB7～PB0及PC7～PC0。A口和B口类似，皆具有I/O锁存器和缓冲器。A、B、C三口作输出时，其输出锁存器的内容还可以由CPU用输入指令读回。在使用中，A、B、C三口可以当成三个独立的8位数据端口；也可以将A、B口当成8位数据端口，而C口各位作为它们与外设联络用的状态或控制信号，还可以将C口分成两部分，高4位和A口共同组成12位A组数据端口，低4位和B口组成12位B组数据端口。 控制寄存器用来接收对8255编程写入的控制字，实现对A组和B组工作方式的控制。 8.2.2 并行接口8255A芯片引脚2.3 并