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第4章：I/O写总线周期 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输出数据 0000 S6 ~ S3 READY （高电平） IO/M* DEN*/WR* T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作；DT/R*为高电平；ALE输出正脉冲，用来锁存地址 T2状态——输出DEN*、WR*和数据D7 ~ D0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 DT/R* 第4章：存储器读总线周期 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输入数据 A19 ~ A16 S6 ~ S3 READY （高电平） IO/M* DEN*/RD* T1状态——输出20位存储器地址A19 ~ A0 IO/M*输出低电平，表示存储器操作；DT/R*为低电平；ALE输出正脉冲，用来锁存地址 T2状态——输出控制信号RD*、DEN* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 DT/R* 第4章：I/O读总线周期 T4 T3 T2 T1 ALE CLK A19/S6 ~ A16/S3 A15 ~ A8 AD7 ~ AD0 A15 ~ A8 A7 ~ A0 输入数据 S6 ~ S3 READY （高电平） IO/M* DEN*/RD* 0000 T1状态——输出16位I/O地址A15 ~ A0 IO/M*输出高电平，表示I/O操作；DT/R*为低电平；ALE输出正脉冲，用来锁存地址 T2状态——输出控制信号RD*、DEN* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 DT/R* 第4章：等待状态Tw 同步时序通过插入等待状态，来使速度差别较大的两部分保持同步 在读写总线周期中，判断是否插入Tw 1. 在T3的前沿检测READY引脚是否有效 2. 如果READY无效，在T3和它T4之间插入一个等效于T3的Tw ，转1 3. 如果READY有效，执行完该T状态，进入T4状态 演示 微机系统的总线分类 按信息传送方向分类：单向总线、双向总线 按信息传送方式分类：并行总线、串行总线 按传送信号分类： 数据总线 地址总线 控制总线 按总线连接的对象和范围分类： 内总线 芯片总线 外总线 第4章：教学要求 1. 了解8088的两种组态形式 2. 掌握最小组态下的 引脚定义、总线形成和总线时序 习题4—— 4.1 4.6~4.11(教程) 4.6~4.13(第三版) 第4章教学要求 第4章：什么是分时复用？ 分时复用就是一个引脚在不同的时刻具有两个甚至多个作用 最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数 8088 /8086CPU的数据地址线采用了总线复用方法 第4章：基本控制信号的组合方法 I/O读 I/O写 存储器读 存储器写 第4章：最小组态总线形成（Intel 产品手册推荐电路） RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD READY CLK READY MN / MX +5V 控制总线 地址总线A19 ~ A0 数据总线D7 ~ D0 ALE A19 ~ A8 AD7 ~ AD 0 DT / R DEN 8088 CPU STB 8282 OE T OE 8286 8284A 系统总线 第4章：周期介绍 第4章：等待状态Tw的插入 微型计算机的系统组成 图1.1 微型计算机的系统组成 控制总线CB 数据总线DB 地址总线AB 系 统 总 线 形 成 处 理 器 子 系 统 I/O设备 I/O接口 存储器 系统总线BUS (内存) AD7 ~ AD0 A15 ~ A8 A19/S6 ~ A16/S3 +5V 8088 ALE 8282 STB 系统总线信号 A19 ~ A16 A15 ~ A8 A7 ~ A0 D7 ~ D0 IO/M* RD* WR* 8282 STB 8282 STB 8286 T OE* MN/MX* IO/M* RD* WR* DT/R* DEN* OE* OE* OE* 第4章：4.1.3 最小组态的总线形成 （1）20位地址总线—— 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线——