微机原理总结复习微机原理总结复习.doc

微机原理 2.2.1、8088CPU概述 与8080/85相比，8088性能的提高主要依赖于：1、建立4字节的指令预取队列；2、设立地址段寄存器；3、在结构上和指令设置方面支持多为处理器系统。 2.2.2、8088CPU引线及其功能 最小模式下的引线： A8~A15：它们是三态输出引线，负责送出地址。 AD0~AD7：它们是地址、数据时分复用的输入输出信号线。经由三态门输出。 IO/M：它是CPU的输出控制信号，用来区分当前操作时访问存贮器还是访问I/O端口。 WR：它是CPU的输出控制信号，有效时表示CPU正处于写存贮器或I/O端口状态。 DT/R：该引脚是CPU的输出控制信号，用于确定数据传送方向，高电平为传送方向，低电平为接受方向。 DEN：这是CPU经三态门输出的控制信号。有效时表示数据总线上有有效的数据。 ALE：输出控制信号，高电平有效。有效时，表明CPU经其引线送出有效的地址信号。 RD：它是读选通输出信号，低电平有效，有效时表明CPU正在进行存贮器读或I/O读操作。 READY：它是准备就绪输入信号，高电平有效。有效时表示被访问的设备已准备好数据。 INTR：它是可屏蔽中断请求输入信号，高电平有效。 TEST：它是可用WAIT指令对该引脚进行测试的输入信号，低电平有效。有效时，CPU继续执行程序；否则CPU就进入等待（空转）状态。 NMI：它是非屏蔽中断输入信号，边沿触发，正跳变有效。 RESET：它是CPU的复位输入信号，高电平有效。复位后的内部寄存器状况见P24表2.2 INTA：它是CPU输出的中断响应信号，是CPU对外部输入的INTR中断请求信号的响应。 HOLD：它是高电平有效的输入信号，用于向CPU提出保持请求。 HLDA：这是CPU对HOLD请求的响应信号，高电平有效。有效时，所有三态输出的信号变为高阻状态（浮动状态）。 SSO：是一条状态输出线。与IO/M和DT/R信号一起决定最小模式下现行总线周期的状态。 CLK：这是时钟信号输入端。8088标准时钟频率为5MHz。 Vcc：5V电源输入引脚。 GND：接地端。 最大模式下的引线(P25) 除24到34之外，其余与最小模式完全相同（下述替换只是引脚位置替换）S2 S2（替换IO/）、S1（替换DT/）、S0（替换DEN）：这是最大模式下由8088CPU经三态门输出的状态信号。 RQ/GT0（替换HOLD）、RQ/GT1（替换HLDA）：它们是总线请求允许引脚。 LOCK（替换WR）：它是一个总线封锁信号，低电平有效。该信号有效时，别的总线控制设备的总线请求信号将被封锁。 QS1（替换）、QS0（替换ALE）：它是CPU输出的队列状态信号。 HIGH（SSO）：在最大模式时始终为高电平输出。 2.2.3、8088内部结构 8088CPU内部结构 8088微处理器内部分为两个部分：执行单元（EU）和总线接口单元（BIU），图见P27 图2.4 EU单元负责指令的执行。它包括ALU（运算器）、通用寄存器和状态寄存器。 BIU单元负责与存贮器和I/O设备的接口。它由段寄存器、指令指针、地址加法器和指令队列缓冲器组成。 2.2.5、时序 CPU与内存或借口间进行通信，如将一个字节写入内存一个单元（或借口），这种写（或读）的过程成为一个总线周期。 正常的总线周期，不论读或写，都用4个时钟周期。 2.3.2、最小模式下的系统总线形成 见P35 图2.14 20条地址线用8282锁存器形成。双向数据总线用8286形成。控制总线信号由8088CPU提供。 系统总线的控制信号是8088CPU直接产生的。若8088CPU驱动能力不够，可以加上74LS244 2.3.3、最大模式下的系统总线形成 见P36 图2.15 在进行DMA传送石，一定要保证总线形成电路的所有输出信号端都呈现高阻状态，即放弃对系统总线的控制。 5.1.3、中断控制器8259 8259的外部引线共28条， D0~D7：双向数据线，与系统总线的数据线相连接。 WR、RD：写和读的控制信号，与系统总线的读写信号相连接。=0，=1时外设产生指令；=1，=0时，内部产生指令。 CS：片选信号，只有其为低电平时，才能实现CPU对8259的读写操作。通常连接系统的地址译码器。 A0：8259内部寄存器的选择信号。 INT：8259的中断请求输出信号，可直接接到CPU的INTR输入端。 INTA：中断响应输入信号。 CAS0~CAS2：级联控制线，多片8259级联工作时，其中一片为主控级，其他均为从属级芯片。 SP/EN：双功能引线，当工作在缓冲模式下时，它为输出，用以控制缓冲传送；在非缓冲模式时，它用作输入，SP有效时，指定8259为主控级。 IR0~IR7：中断请求输入端。连接其他外设的中断请求输入。 内