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FPGA-verilog设计规范 ?(2011-02-15 13:40:39) 转载▼ 杂谈 分类：?verilog 规范很重要 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。 ? 在逻辑方面，我觉得比较重要的规范有这些：1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。 2.代码规范。a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：parameter CLK_PERIOD = 30;parameter RST_MUL_TIME = 5;parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;...rst_n = 1b0;# RST_TIME rst_n = 1b1