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基于FFT谱研究测频算法FPGA实现
基于FFT谱研究测频算法FPGA实现 摘 要:在FPGA实验中,主要是用FPGA来实现FFT,使其完成对信号的频谱分析。实验中设计流水线结构FFT,主要是进行蝶形单元的设计;旋转参数生成;FFT系统仿真测试。
关键词:FPGA;QuartusⅡ;FFT处理器
1 实验原理及步骤
1.1 QuartusⅡ开发环境
QuartusⅡ是Altera公司提供的FPGA/CPLD集成开发软件,在QuartusⅡ上可以完成设计输入、HDL综合、布新布局(适配)、仿真和选择以及硬件测试等流程,它提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、开始处理和器件编程。QuartusⅡ具备仿真功能,同时支持第三方的仿真工具(如ModelSin)。此外,QuartusⅡ与MATLAB和DSP Builder结合,可用进行基于FPAG的DSP系统开发,是DSP硬件系统实现的工具EDA工具。
FFT算法种类很多,基本上可分为两大类:一类是针对N等于2的整数次幂的算法,如基2算法、基4算法和分裂基算法等;另一类是针对N不等于2的整数次幂的算法,以Winograd为代表,它们有重要的理论价值,但是不适于硬件实现。基2算法结构简单,但运算量大。基4算法相对于基2算法更为复杂,但是计算量减少了。FFT算法按分解方式的不同又可以分为时域抽取算法(decimation in time,DIT)和频域抽取算法(decimation in frequency,DIF)两种。这两种算法在本质上都是一种基于标号分解的算法,在运算量和复杂性等方面完全一样。考虑到本设计FFT运算的点数不是太多,故选用了时域抽取基2算法(DIT)。
1.3 按时间抽取的基-2FFT算法(DIT-基2-FFT)原理
FFT算法由多级蝶形运算构成,具体运算流图也有多种形式。本设计选用了输入倒序、输出顺序的运算流图,图3所示为N=8点时的DIT-FFT运算流图。这种运算流图是同址运算,其优点是:在同一级运算中, 每个蝶形的两个输入数据只对计算本蝶形有用,而且蝶形的输入输出数据节点又同在一条水平线上,这就意味着计算完一个蝶形运算后,所得输出数据可以立即存入元出入数据所占用的存储器。因此,在硬件实现时可以节省存储单元。
1.4 FFT处理器结构设计
FFT算法的FPGA硬件实现在Altera公司的MAX+plusⅡ系统环境下开发完成,选用基于查找表结构内嵌存储器的APEX20系列FPGA器件。图4为FFT处理器的结构图。本设计采用单元结构设计思路,整个处理器由数据接收单元、运算单元、旋转因子存储单元、地址产生单元和中央控制单元5个单元组成,各单元在中央控制单元的控制下协调工作。其中,内部接收单元采用乒乓RAM结构,扩大了数据吞吐量,计算单元采用流水与并行结合的结构,加快了运算速。
1.5 中央控制单元
中央控制单元是整个系统的控制核心,其主要功能是控制数据流向,协调各单元之间的运行。中央控制单元根据系统时钟确定当前蝶型运算所处的级数m和个数n,并把m、n传送给地址产生单元。地址产生单元产生蝶型运算两个输入数据和旋转因子的地址,并把地址传送给运算RAM和旋转因子存储器。在中央控制单元读使能信号控制下两个输入数据和旋转因子被读出。读出的数据进行必要的延迟和定标处理后,送给运算单元。经过蝶型运算后,运算结果按原址写入RAM。
1.6 数据接收单元
数据接收单元主要功能是按帧接收外部数据,并将每帧数据按码位倒置的顺序乒乓存入接收RAM1或接收RAM2。中央控制单元交替的对接收RAM中的数据进行处理,当中央控制单元将接收RAM1中的数据取出,经过蝶型运算,结果存入运算RAM1的同时上一帧数据的FFT运算结果从运算RAM2取出。接收RAM用FPGA的片上双口RAM实现,接收单元控制写端口,中心控制单元控制读端口。
1.7 运算单元
运算单元由蝶型运算器和运算RAM组成。蝶型运算器完成对输入数据的蝶型运算,运算RAM作为FFT的中间数据缓存。蝶型运算器输入数据为A=Ap+Aqj,B=Bp+Bqj,旋转因子WrN=Wp+Wqj,蝶型运算输出如式(3)所示。根据式(3),蝶型运算器可由一个复数乘法和两个复数加(减)法器组成。为了提高运算速度采用并行运算,用四个实数乘法器、三个实数加法器、三个实数减法器组成。蝶型运算器实现框图如图5所示。蝶型运算各个模块利用MAX+plusⅡ开发软件中所提供的宏单元生成。
运算RAM1和运算RAM2作为FFT的中间数据缓存。两块RAM交替作为数据读出和运算结果写入单元,直到第6级蝶型运算完成。
1.8 旋转因子存储单元
旋转因子存储单元,存储FFT运算所需要的旋转因子
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