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数字电路印制板(PCB)电磁兼容性设计探析 　　【摘要】电子设备中所有的电磁干扰（EMI）都发生在电路级，尤其以数字电路最为突出。本文就如何防止常见的电磁干扰问题，提出数字电路板设计过程中的几点注意事项和常用方法。 【关键词】数字电路印制板电磁兼容性 印制电路板（PCB）是电子设备最基本的组成部分，是各种电子元器件之间进行电气连接的“桥梁”。随着电子技术的迅猛发展，人们对PCB所赋予的功能越来越强大，元器件及印制线密度越来越高，随之带来的电磁兼容性问题也更加突出。要使电子设备发挥最佳性能，除了正确的元器件选择和最优化的电路设计外，良好的PCB电磁兼容性设计也能起到事半功倍的效果。 现代电子设备中数字电路的应用已十分普及，其干扰及抗干扰问题不可忽视，本文仅就数字电路PCB电磁兼容性设计中存在的普遍性问题进行探讨。 一、识别关键电路 经验证明，90%以上的电磁干扰（EMI）问题是由10%左右的关键电路引起的，只要能正确识别和注重关键电路的设计，就可预防很多EMI问题。 对于发射来说，最大的干扰是高速重复信号，如时钟信号和总线信号，这些信号含有丰富的高次谐波，是现成的高频“发射源”，易产生噪声。因此，对诸如时钟发生器、晶振和数字信号处理器（DSP）等器件，要相互靠近排列，并远离逻辑电路，对DC/DC器件要远离易被干扰的信号线。 对于敏感度问题，最大的干扰是复位线、中断线和控制线，如果这些电路被干扰，整个系统工作就有可能出现混乱。通过增加去耦或滤波电路就能防止此问题出现。输入/输出（I/O）电路对发射和抗扰度来说也很关键，因为它们与外界相连，很可能起到天线作用而向外辐射。 二、选择器件时注意EMI问题 在不改变逻辑电路的情况下，选择低速率的器件有助于降低发射干扰。例如：当5MHz的时钟频率增加到15MHz时，发射会增大3倍。在设计改进时，选用的高速器件尽可能与原来的管脚兼容，可以提高效率。 高速CMOS电路由于消耗的是尖峰电流，会在VCC线上引起严重的谐波发射，应用时需在COMS电路VCC端与地之间增加去耦电容或加一个小的铁氧体珠与VCC串联。高速CMOS器件时，在输出端串联一个小的阻尼电阻（10～47Ω）能解决因信号线过长易产生产生的“振铃”现象。通常时钟发生器、晶振和CPU的时钟输入端都易产生噪声，要相互靠近排列。继电器、大电流开关及DC/DC开关电源都会带来干扰，要合理分开，使相互之间的耦合较小。 三、电路板选择 采用具有接地平面（全地平面）的多层印制板，EMI问题会得到较大改善，若从两层印制板改为多层设计，其性能会得到数十倍的提高。 经验证明，当时钟频率大于5MHz或者脉冲上升时间小于5ns时，适合选多层印制板。对于多层板，电源平面与地平面应彼此靠近，将其中一层作为全地平面，可减少接地阻抗，关键印制线最好排在内层，一般信号线可走在外层。 对数字电路双层印制板，优先使用地线栅格或点阵布线来填充印制板上空着的区域，可减少接地阻抗、接地回路和信号回路，要注意把关键线（如时钟、复位线等）接近地回线来模拟多层板。 四、选择初步布线 关键信号线优先。电源、高速信号、时钟信号和同步信号等关键信号优先考虑，并为期尽量提供单独的布线层。布局上要按功能进行分组，把高速电路与低速电路、高电压与低电压、数字电路与模拟电路分开布局。特别注意振荡器和晶体保持离外部I/O电路、内部电缆和连接器至少25.4?的距离。 要用手工布关键线，在自动布线完成后，一定要仔细检查关键线的走向，并尽可能短。 对于高频电路，注意端接印制线问题，通常印制板的线长大于50?/ns上升时间时就需要进行端接，典型的端接是在线路上并联R或RC、串联R、并联二极管等。 五、注意电源去耦 在数字电路中，当电路从一个状态转换为另一个状态时，就会在电源线上产生很大的尖峰电压，形成瞬变的噪声电压。局部去耦能减少电源线噪声干扰，处理的原则是：在电源输入端并接10～100μF钽电容器与高频电容器并联；对数字处理器件，必须在其电源引脚最近处并接高频去耦电容器。多个数字处理器件，必须对每个电源端分别进行去耦。要特别注意高速COMS器件，一般情况下，电容值取值在0.01～0.1μF范围内效果最好，并且要保持最短的引线。 保持电容器引线足够短，在高频时，电容器引线具有自感，会形成串联谐振电路，产生高频寄生振荡，应尽量使用表面贴装器件（SMT）。 六、注意连接器 印制板连接器应尽可能远离如时钟、功率变压器等辐射源，也要远离复位或中断等控制电路。 在连接器上要合理分布信号返回线，使信号路径和返回线为最小化地环，避免潜在的天线环，因此，应把关键线安排在紧靠回路线上，以减