数字电路与系统 VHDL语言.ppt

第十一章 数字系统设计基础 例11 PROCESS (clk1,clk2) BEGIN END PROCESS; IF (clk1’EVENT AND clk1=‘1’) THEN y =a ; END IF ; IF (clk2’EVENT AND clk2=‘1’) THEN z =b ; END IF ; -- × ！ 例12 PROCESS (clk) BEGIN END PROCESS; IF (clk’EVENT AND clk =‘1’) THEN y =a ; ELSE z =b ; END IF ; -- × ！ -- 禁止使用 3.结构化描述方式 在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计单元来构成一个复杂的逻辑电路的描述方法。 采用结构化描述方式，其结构清晰，且能做到与电原理图中所画的器件一一对应。 例13 用VHDL描述一个二选一数据选择器。 二选一数据选择器的电原理图 ≥1 1 d0 d1 sel q aa ab nsel u1 u2 u3 u4 ENTITY mux2 IS PORT(d0,d1,sel:IN BIT; q:OUT BIT); END mux2; ARCHITECTURE struct OF mux2 IS COMPONENT and2 PORT (a,b:IN BIT; c :OUT BIT); END COMPONENT; COMPONENT or2 PORT (a,b:IN BIT; c :OUT BIT); END COMPONENT; BEGIN u1:inv PORT MAP (sel,nsel); SIGNAL aa,ab,nsel:BIT; COMPONENT inv PORT (a:IN BIT; c :OUT BIT); END COMPONENT; u2:and2 PORT MAP (nsel,d1,ab); u3:and2 PORT MAP (d0,sel,aa); u4:or2 PORT MAP (aa,ab,q); END struct; COMPONENT 语句 COMPONENT 元件名 -- 实体名 [GENERIC(类属关联表)；] -- 参数说明 PORT(端口关联表)； -- 端口说明 END COMPONENT; GENERIC 通常用于该元件的可变参数的代入或赋值，而PORT则说明该元件的输入、输出端口的信号规定。 例如： COMPONENT and2 PORT (a,b:IN BIT; c :OUT BIT); END COMPONENT; COMPONENT_INSTANT 语句 标号名：元件名 PORT MAP (信号，…); 例如：u1:inv PORT MAP (sel,nsel); 1.位置映射方法 PORT (a,b:IN BIT; c :OUT BIT);--and2端口定义 u2:and2 PORT MAP (nsel,d1,ab); 2.名称映射方法 PORT (a,b:IN BIT; c :OUT BIT);--and2端口定义 u2:and2 PORT MAP (a=nsel,b=d1,c=ab); 八、用VHDL设计电路 1.编码器和译码器 (1)3位二进制编码器 有8个位输入I0～I7，3个位输出A,B,C。为书写方便，现定义两个位矢量temp_in(0 TO 7)和temp_out(0 TO 2)与其输入和输出相对应。 表4.2.1 3位二进制编码器真值表 1 0 1 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 A B C I0 I1 I2 I3 I4 I5 I6 I7 输 出 输 入 LIBRARY IEEE; US