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透过FPGA原型验证复杂的ASIC 作者：????时间：2009-02-20????来源:52RD硬件研发? ? ?????? 制程技术以不间断的步调，发展至今已经达到65奈米的阶段，先进的制程技术也让数百万逻辑闸的复杂设计（gates），在GHz频率范围里得以实行。这样快速的步调，既是幸运也是挑战。更多的闸（gate）数量，系代表利用一个晶片、或是SoC、乃至以其他复杂的ASICs（complex ASICs）来完成整个系统的设计，是有可能实现的。复杂的ASIC与SoC的验证挑战今日的挑战，是要在设计实作成硅晶片（silicon）之前，使其需求的功能及完成时间有效化。而在验证过程中令人丧气的主要原因，是因为验证设计需要大量的测试向量（test vector）。由于产品生命週期很短，而市场的机会有限，所以重新编写（re-spinning）一个有瑕疵的ASIC/SoC也不是个好的选择。此外，光罩（mask）的成本动辄超过百万美元，若连工程师的成本也加进去的话，将无法估计。 当ASIC 与 SoC 有显着的差别时，在光罩设计完成（tape out）前创造出一个原型（prototype）的需求仍然是存在的。原型系统最显着的能力是对于能在SoC上执行大量软体内容的需求，以及拥有能够从原始设计中，快速创造衍生产品的能力。这些要求是希望软体工程师在晶片完成silicon之前，能利用原型系统执行侦错（Debug）开发韧体（firmware）以及软体（Software）。 本文主旨在于检验原型如何利用先进的RTL分割技术（advanced RTL partitioning）及RTL除错工具（RTL debugging tool），帮助你用较低的成本，达到预期的成果。明确地说，你可以创造出达到目标的高速度原型板，同时也可以将它复制成多个开发原型板，以较低的成本，让工程师同时完成系统整合以及前期的软体发展。本文叙述的流程，将会完全相容（compatible）大部份的开发板供应商的现货原型。且设计的流程，也能够轻易的以最新FPGA科技做升级。 不同的专家与使用者使用不同的验证策略。本文将讨论以下主题：验证策略、原型的模拟优劣、原型之前需考量到的不同技术议题，兹举Synplicity Certify的原型流程，及使用Synplicity Identify的除错流程为例说明。 验证策略这个章节将简短地检验多项验证策略，包括模拟、硬体加速、原型设计及硬体模拟。 ■模拟法（Simulation）事件导向（Event-driven）的软体模拟器是较慢的，但当设计区块（design block）小时，其工作状况很好，模拟器提供非常好的除错能力，如同软体的除错功能，有百分之百的可视性（visibility）。然而，即使最快的模拟器在最高阶的工作站里运作，其速度只有大概一秒钟10到30design-clock cycles。对于较大的设计，超过250,000逻辑闸（gates）时，光应用数亿的测试向量（test vector），都会花上数周，甚至数月，非常不实际。即便只运作小部份的软体也很不合理。 ■硬体加速（Hardware Acceleration）利用硬体加速，被验证的设计被烧录（map）至硬体（FPGA序列或是客制化处理器），来加速设计的表现。然而其瓶颈在于测试程式码（test bench）已存在于软体的模拟器。为了加速表现，测试程式码（test bench）也许会被要求要在应用层级沟通（application level），而非讯号层级（signal level）。资料转换为主体（Transaction-based verification,TBV）的验证方法，让测试程式码的互动最小化，以提高表现。加速器（accelerators）主要的限制在于其独立验证设计，并非在系统里进行验证。成本则是另一个需考量的因素，因为加速器无法共用。硬体加速的一般表现大约在200 Hz到100,000 Hz的范围内。 ■硬体模拟法（Emulation）硬体模拟方法可同时烧录（map）设计以及合成测试程式码（test bench） 至硬体，是一个阵列的FPGA或是高速的客制化处理器（custom processors）。你可以在实际系统背景下进行电路模拟（in-circuit mode），验证硬体模拟设计。硬体模拟时除错能力有明显的进步，其表现正常会在1至2 MHz的范围，或是更多（假设有少量非同步设计时脉），且通常在500~600 KHz的范围内执行。当有些低层级诊断软体（diagnostic software）可以在这些速度下执行，系统表现就不足以去发展应用软体。当模拟器可以被分享时，整体成本会非常高昂，约是数十万或是超过一百万美元。高成本让使用多