第5节_8086微处理器的时序 2.ppt

2.5 8086微处理器的时序 时序（Timing）是指信号的高低电平（有效或无效）变化及信号相互间的时间顺序关系。 总线时序描述CPU引脚如何实现总线操作 CPU时序决定着系统各部件间的同步和定时 什么是总线操作？ 什么是总线周期？ 何时有总线周期？ 如何实现同步？ 2.5.1 系统的复位与启动 当8086在RESET引脚上检测到一个脉冲的上升沿时,它将停止正在进行的所有操作,处于初始化状态,直到RESET信号变低。 图2.12 复位操作时序 宽度至少为4个时钟周期 由于复位后CS为FFFFH,IP为0000H,所以启动时就会从主存地址FFFF0开始执行指令。 在这个地址单元中存放着一条无条件转移指令，将程序转移到系统程序的入口处。 执行系统相关程序，经过7个时钟周期后系统启动并正常工作。 总线操作是指CPU通过总线对内存和外设的各种操作 8086的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作 2.5.2　最小模式系统总线周期时序 总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程。 1.读/写总线周期 T4 T3 T2 T1 ALE CLK A19/S6～A16/S3 AD15～AD0 A15～A0 输入数据 A19～A16 S6～S3 READY （高电平） M/IO* RD* 存储器读总线周期 T1状态——输出20位存储器地址A19～A0M/IO*输出高电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号RD* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 I/O读总线周期 T4 T3 T2 T1 ALE CLK A19/S6～A16/S3 AD15～AD0 A15～A0 输出数据 A19～A16 S6～S3 READY （高电平） M/IO* WR* 存储器写总线周期 T1状态——输出20位存储器地址A19～A0M/IO*输出高电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 T2状态——输出控制信号RD* T3和Tw状态——检测数据传送是否能够完成 T4状态——前沿读取数据，完成数据传送 I/O写总线周期 插入等待状态Tw 同步时序通过插入等待状态，来使速度差别较大的两部分保持同步 在读写总线周期中，判断是否插入Tw 1. 在T3的前沿检测READY引脚是否有效 2. 如果READY无效，在T3和T4之间插入一个等效于T3的Tw ，转第1步 3. 如果READY有效，执行完该T状态，进入T4状态 2.总线保持 系统工作在最小模式时,如果CPU以外的其它模块(如DMA)需要占用总线,就会向CPU提出请求; CPU收到请求后,如果同意让出总线使用权,就会向请求模块发出响应信号,此时请求模块占用总线; 请求模块用完总线后将总线控制权还给CPU。 图2.14 最小模式系统中总线保持请求与响应时序 2.5.3　最大模式系统总线周期时序 图2.15 最大模式系统读总线周期时序 本节重点: 总线周期、总线操作的基本概念。 总线周期的基本操作包括哪些？ 总线保持的功能是什么？ RESET信号的作用是什么？ 谢 谢