数字电子技术清华课件 第5章—时序逻辑电路.ppt

第5章 时序逻辑电路 （4）画出状态图与时序图 （5）逻辑功能说明 本电路是一个六进制递增计数器，可以自启动。 本节小结 异步时序电路的分析与设计步骤与同步时序电路的分析与设计步骤基本一致。 由于异步时序电路没有统一的时钟脉冲，所以在分析和设计的过程中特别需要特别注意时钟条件。 5.5.1 二进制计数器 5.5.2 十进制计数器 5.5.3 N进制计数器 5.5 计数器 5.5 计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 递增计数器 同步计数器 异步计数器 递减计数器 可逆计数器 递增计数器 递减计数器 可逆计数器 ······ 同步计数器 异步计数器 同步计数器 异步计数器 5.5.1 二进制计数器 1．同步二进制计数器 驱动方程与输出方程： 四位二进制递增计数器 状态方程： 状 态 图 依此类推，同步n位二进制递增计数器驱动方程为： 输出方程为： 可以实现任意位数的同步二进制递增计数器。 同步四位二进制递减计数器 同步四位二进制可逆计数器 2．异步二进制计数器 下降沿触发的JK触发器构成的异步二进制递增计数器 本电路中所有JK触发器都连接成了T触发器，直接得到状态方程为： 这是一个异步时序电路，时钟方程： 将时钟条件列在状态方程后面，写成如下形式： 由此可画出该异步计数器的时序图 从图中可以清楚地看出各触发器时钟触发边沿的传递关系。 上升沿触发的JK触发器构成的异步四位二进制递增计数器的逻辑图 时序图 异步二进制递减计数器 上升沿触发的触发器构成异步二进制递减计数器 下降沿触发的触发器构成异步二进制递减计数器 3．集成二进制计数器 保 持 × 0 × 1 1 保 持 × × 0 1 1 递增计数 ↑ 1 1 1 1 同步置数 D0 D1 D2 D3 ↑ × × 0 1 异步清零 0 0 0 0 × × × × 0 CP CTT CTP 动 作 输 出 输 入 74161的功能表 TTL集成同步4位二进制递增计数器 当 时，无论其它输入端为何信号，计数器都将清零。 当 ， 的同时CP的上升沿到达，此时无论其它输入端为何信号，都将使并行数据D0 ~ D3置入计数器。 当 ， 时，如CTP =CTT =1，则计数器按照自然二进制数的递增顺序对CP的上升沿进行计数。 当 时，若CTP·CTT =0，则计数器将保持原来的状态不变。而此时的进位信号CO有两种输出状态：CTT =0时，CO =0；CTT =1时， 。 74163的引脚排列和逻辑功能与74161完全相同，但清零方式不同。 ①异步清零功能 ②同步并行置数功能 ③同步递增计数功能 ④保持功能 TTL集成可预置异步四位二进制计数器 十六进制递增计数 Q0 ↓ 1 1 八进制递增计数 ↓ × 1 1 一位二进制计数 × ↓ 1 1 异步置数 D0 D1 D2 D3 × × 0 1 异步清零 0 0 0 0 × × × 0 CP1 CP0 动 作 输 出 输 入 74197的功能表 74197又称为二-八-十六进制计数器。具有如下功能： 当 时，无论其它输入端为何信号，计数器都将清零。 当 ， 时，无论其它输入端为何信号，都将使并行数据D0 ~ D3置入计数器，使 。 ①异步清零功能 ②异步并行置数功能 1）只将时钟信号CP加在CP0端，而CP1接1或0。此时其内部只有S1部分的一个触发器工作，整个集成电路相当于一位二进制计数器，Q0为该计数器的输出端。 2）将时钟信号CP加在CP1端，CP0接1或0。则电路中S2部分的三个触发器工作，电路为一个3位二进制（八进制）递增计数器，此时的输出端为Q1、Q2和Q3。 3）将时钟信号CP加在CP0端，而CP1接Q0端，此时该集成电路内S1、S2两部分所含的四个触发器全部工作，电路构成一个4位二进制（十六进制）递增计数器。 当 ， 时，计数器进行异步递增计数。此时的计数情况分为三种： ③4位二进制异步递增计数功能 5．5．2