Verilog HDL组合逻辑建模.pptVIP

* 组合逻辑建模 学习指南 【知识目标】 （1）了解组合逻辑建模的概念和作用； （2）了解Verilog HDL组合逻辑建模的各个层次及其相关描述方法。 【技能目标】 （1） 掌握利用Verilog HDL三种主要描述方式进行组合逻辑建模； （2） 学会描述常见的组合电路。 【重点难点】 （1） 各个层次描述形式的特点和差别； （2） 三态驱动电路的描述。 1 数字电路建模方式 小提示：Verilog HDL语法的分类是根据仿真机制和描述形式的不同而划分的，并不是与实际电路结构一一对应的。 所谓建模方式，是指建立带有某种实际功能的电路结构。该电路模型若可以综合，往往 与实际的电路器件相对应；若不能综合，则电路模块的接口处应表现出一种特定的功能 （如产生仿真时钟，或生成满足某种协议的激励信号等等）。 图1 常见的电路设计整体模型 被测对象（Design Under Test）通常是可综合的组合和时序逻辑模型，代表需要设计的芯片本身。 Testbench通常是不可综合的行为级仿真模型，用于在仿真阶段给被测对象添加测试激励，并且检测被测对象的输出是否满足功能规范的要求。 1 数字电路建模方式 可综合的建模方式一般分为组合逻辑建模和时序逻辑建模，其区别在于电路中是否使用 了具有存储功能的存储单元（如寄存器，锁存器等）。 在组合逻辑中，任意时刻的稳定