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第五章 锁存器和触发器 引言 5.1 双稳态存储单元电路 5.1.1双稳态的概念 5.1.2 双稳态存储单元电路 5.2 锁存器 5.2.1 SR锁存器 5.2.2 D锁存器 5.3触发器的电路结构与工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 5.4 触发器的逻辑功能 5.4.1 D触发器 5.4.2 JK触发器 5.4.3 T触发器 5.4.4 SR触发器 5.4.5 D触发器功能的转换 例5.2.1 右图基本SR锁存器的，S 、R端输入波形如图所示，试画出Q和 的对应波形 例5.4.1 设下降沿触发的JK触发器 时钟脉冲CP 和J、K信号波形如图所示，画出Q的波形，假设Q初始状态为0。 当CP由0变1后的瞬间，G2和G3门打开，它们的输出Q2和Q3状态由G1和G4的输出状态决定,即S=Q2=Q1=D,R=Q3=Q4=D，二者的状态互补，S和R中必有一个为0。由基本SR锁存器的逻辑功能可知，此时Qn+1=D，触发器的状态按此前D的逻辑值刷新。 在CP=1期间，由G1、G2和G3、G4分别构成的两个基本SR锁存器可以保证Q2、Q3的状态不变，使触发器的状态不受输入信号D变化的影响。 在Q1=1时，Q2=0，则将G1和G3封锁。Q2至G1的反馈线使Q1＝1，起维持Q2＝0的作用，从而维持了触发器的1状态，称为置1维持线；而Q2至G3的反馈线使Q3＝1，虽然D信号在此期间的变化可以使Q4相应改变，但不会影响Q3的状态，从而阻塞了D端输入的置0信号，称为置0阻塞线。 在Q1=0时，Q3＝0，则将G4封锁，使Q4=1，既阻塞了D=1信号进入触发器的路径，又与CP=1,Q2=1共同作用，使Q3维持为0，而将触发器维持在0状态，故将Q3至G4的反馈线称为置1阻塞、置0维持线。 结论：维持阻塞D触发器是在CP脉冲上升沿到来后瞬间转换输出状态，将输入信号D传递到Q端并保持下去，因此它和CMOS主从D触发器的逻辑功能一样，特性方程相同，使用同一逻辑符号。 TTL集成电路系列中，74LS74和74F74 Fast－高速 3.典型集成电路 5.3.3 利用传输延迟的触发器 1.电路结构 由G11、G12、G13和G21、G22、G23构成两个与或非门，这两个与或非门构成SR锁存器作为触发器的输出电路，G3和G4两个与非门构成触发器的输入电路，接收输入信号J、K。在集成电路工艺上保证G3和G4门的传输延迟时间大于SR锁存器的翻转时间。 2.工作原理 CP＝0时，一方面G12、G22被CP信号封锁，另一方面，G3、G4也被CP信号封锁，不论J、K为何状态，S、R均为1，输出Q、Q状态不变，触发器处于稳定状态。 CP由0变1后瞬间，G12、G22两门传输时间较短，抢先打开，使G11和G21继续处于锁定状态，输出仍保持不变。经过一段延迟，S、R才反映出J、K的作用。设CP由0到1跳变前触发器的状态为Qn，根据电路图，在此后得 CP＝1期间： 说明触发器状态仍与CP跳变前相同。同时： 无论J、K为何值，若Qn＝1，得到S＝1；反之，Qn＝0，则从上式得到R＝1；即S、R不可能同时为0。电路已接收输入信号J、K，为触发器状态刷新做好准备。 CP反由1变0后得瞬间，G12、G22两门抢先关闭，而G3、G4两门延迟使 变化的期间，由于G12、G22均输出为0，输出SR锁存器可简化如图： 为了区分时钟脉冲CP上升、下降沿到来后状态的不同，用Qn表示触发器的现态,后者用Qn+1表示触发器的次态。 上式称为JK触发器的特性方程。 这种触发器的状态转换发生在时钟脉冲由1变0瞬间。 2. 典型集成电路 74F112 5.3.4 触发器的动态特性 触发器的动态特性反映其对输入逻辑信号和时钟信号之间的时间要求，以及输出对时钟信号响应的延迟时间。 以上升沿触发的D触发器为例进行说明： 建立时间tSU：数据信号D必须在时钟信号CP上升沿到来之前的某一时刻跳变到某一逻辑电平并保持不变，以保证与信号D相关的电路建立起稳定的状态，使触发器得到正确的转换。该时间的最小值即～。 保持时间tH：信号D在CP上升沿到来之后还应保持一定时间，才能保证D状态可靠地传送到输出端，该时间的最小值即为～。 脉冲宽度tw：为保证可靠触发，要求时钟脉冲CP的宽度不小于tw，以保证内部各门的正确翻转。 传输延迟时间tpLH和tpHL：指时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间定义为传输延迟时间。 tpLH是输出从低电平到高电平的延迟时间， tpHL是输出从高电平到低